-
公开(公告)号：CN117561601A
公开(公告)日：2024-02-13
申请号：CN202280045400.7
申请日：2022-11-15
Applicant: 英特尔公司
IPC: H01L27/088
Abstract: 描述了具有外延源极或漏极区域横向隔离的全环栅集成电路结构。例如，集成电路结构包括第一纳米线垂直布置结构和第二纳米线垂直布置结构。栅极堆叠体在第一纳米线垂直布置结构和第二纳米线垂直布置结构上方。第一外延源极或漏极结构在第一纳米线垂直布置结构的端部处。第二外延源极或漏极结构在第二纳米线垂直布置结构的端部处。居间电介质结构在第一外延源极或漏极结构和第二外延源极或漏极结构中的相邻外延源极或漏极结构之间。居间电介质结构具有与栅极结构的顶表面共面的顶表面。
-
公开(公告)号：CN115810632A
公开(公告)日：2023-03-17
申请号：CN202210966911.4
申请日：2022-08-12
Applicant: 英特尔公司
IPC: H01L27/092 , H01L21/8238 , B82Y10/00
Abstract: 本公开涉及选择性减薄的环栅（GAA）结构。在本文中提供用于形成半导体器件的技术，所述半导体器件具有与在相同衬底上且在相当的高度处（例如，在相同层或相邻层内）的其它半导体器件相比减薄的半导体区（例如，更薄的纳米带）。在示例中，给定存储器单元的邻近的半导体器件包括p沟道器件和n沟道器件。p沟道器件可以是具有半导体纳米带的GAA晶体管，该半导体纳米带具有第一宽度；而n沟道器件可以是具有半导体纳米带的GAA晶体管，该半导体纳米带具有大于第一宽度的第二宽度（例如，第一宽度是第二宽度的一半）。p沟道器件可以具有比对应的n沟道器件更薄的宽度，以便通过降低有源半导体沟道的宽度来在结构上降低通过p沟道器件的操作电流。
-
公开(公告)号：CN116344540A
公开(公告)日：2023-06-27
申请号：CN202211473650.9
申请日：2022-11-23
Applicant: 英特尔公司
IPC: H01L27/088 , H01L29/08 , H01L29/78 , B82Y10/00
Abstract: 本公开的发明名称是“具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构”。描述了具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构，以及制作具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构的方法。例如，一种集成电路结构包含纳米线的竖直布置。栅极堆叠在纳米线的所述竖直布置上方。第一外延源极或漏极结构位于纳米线的所述竖直布置的第一端。第二外延源极或漏极结构位于纳米线的所述竖直布置的第二端。所述第一或第二外延源极或漏极结构之一或两者具有上部和下外延延伸部。
-
-
公开(公告)号：CN116314191A
公开(公告)日：2023-06-23
申请号：CN202211452816.9
申请日：2022-11-21
Applicant: 英特尔公司
IPC: H01L27/088 , B82Y10/00
Abstract: 描述了具有落在电介质锚点上的金属栅极插塞的集成电路结构，以及制作具有落在电介质锚点上的金属栅极插塞的集成电路结构的方法。例如，一种集成电路结构包括在浅沟槽隔离（STI）结构中的子鳍片。多个水平堆叠的纳米线在所述子鳍片之上。栅极电介质材料层在所述水平堆叠的纳米线周围。栅极电极结构在所述栅极电介质材料层之上。电介质结构与所述多个水平堆叠的纳米线横向间隔开，所述电介质结构具有在所述STI结构的最上表面下方的最下表面。电介质栅极插塞在所述电介质结构上。
-
Patent Agency Ranking
公开(公告)号：CN116266590A
公开(公告)日：2023-06-20
申请号：CN202211433266.6
申请日：2022-11-16
Applicant: 英特尔公司
IPC: H01L27/088 , H01L27/092 , B82Y10/00
Abstract: 描述了具有电介质锚和受限外延源极或漏极结构的集成电路结构，以及制造具有电介质锚和受限外延源极或漏极结构的集成电路结构的方法。例如，集成电路结构包括浅沟槽隔离(STI)结构中的子鳍状物。多个水平堆叠的纳米线在子鳍状物上方。栅极电介质材料层围绕多个水平堆叠的纳米线。栅极电极结构在栅极电介质材料层上方。受限外延源极或漏极结构在多个水平堆叠的纳米线的端部处。电介质锚与多个水平堆叠的纳米线横向间隔开并且凹入到STI结构的第一部分中，电介质锚具有在受限外延源极或漏极结构的最上表面下方的最上表面。
-
公开(公告)号：CN115863345A
公开(公告)日：2023-03-28
申请号：CN202211011422.X
申请日：2022-08-23
Applicant: 英特尔公司
Inventor： S·M·塞亚 , A·D·利拉克 , P·基斯 , C·韦伯 , R·米恩德鲁 , A·S·默西 , B·古哈 , M·哈桑 , W·许 , T·加尼 , C·韩 , K·帕克 , S·奥马尔
IPC: H01L27/092 , H01L21/8238 , B82Y10/00
Abstract: 描述了具有掺杂子鳍状物的全环栅集成电路结构，以及制造具有掺杂子鳍状物的全环栅集成电路结构的方法。例如，集成电路结构包括具有阱掺杂剂的子鳍状物结构。水平半导体纳米线的垂直布置在子鳍状物结构上方。栅极堆叠体围绕水平半导体纳米线的垂直布置的沟道区域，栅极堆叠体覆盖在子鳍状物结构上。一对外延源极结构或漏极结构在水平半导体纳米线的垂直布置的第一和第二端处。
-
公开(公告)号：CN114664917A
公开(公告)日：2022-06-24
申请号：CN202111385053.6
申请日：2021-11-22
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/775 , H01L29/78 , H01L21/335 , H01L21/336 , H01L27/22 , H01L27/24
Abstract: 一种晶体管包括在第二沟道层上方的第一沟道层、耦合到第一沟道层和第二沟道层的第一端的外延源极结构、以及耦合到第一沟道层和第二沟道层的第二端的外延漏极结构。晶体管包括在外延源极结构与外延漏极结构之间的栅极，其中，栅极在第一沟道层之上并且在第一沟道层与第二沟道层之间。晶体管包括第一材料的第一间隔体，在第一沟道层和第二沟道层之间。第一间隔体具有在栅极与外延源极结构之间以及在栅极与外延漏极结构之间的至少一个凸面侧壁。晶体管还包括在第一沟道层之上的具有基本上垂直的侧壁的第二间隔体，该第二间隔体具有第二材料。
-
公开(公告)号：CN114256232A
公开(公告)日：2022-03-29
申请号：CN202110967073.8
申请日：2021-08-23
Applicant: 英特尔公司
Inventor： L·P·古勒尔 , M·K·哈珀 , W·许 , B·古哈 , T·加尼 , N·祖斯布拉特 , J·M·坦 , B·克里格尔 , M·K·哈兰 , R·帕特尔 , O·戈隆茨卡 , M·哈桑
IPC: H01L27/088 , H01L29/775 , H01L29/78 , H01L21/8234 , B82Y10/00
Abstract: 描述了具有间隔体沉积前切割栅极的全环栅集成电路结构。例如，集成电路结构包括水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。第一栅极堆叠体在水平纳米线的第一垂直布置之上，而第二栅极堆叠体在水平纳米线的第二垂直布置之上。第二栅极堆叠体的一端与第一栅极堆叠体的一端间隔开一间隙。集成电路结构还包括电介质结构，该电介质结构具有沿第一栅极堆叠体的侧壁形成栅极间隔体的第一部分、沿第二栅极堆叠体的侧壁形成栅极间隔体的第二部分、以及完全填充间隙的第三部分，第三部分与第一和第二部分连续。
-
公开(公告)号：CN117616553A
公开(公告)日：2024-02-27
申请号：CN202280047074.3
申请日：2022-11-22
Applicant: 英特尔公司
IPC: H01L21/8238 , H01L29/66 , H01L29/786 , H01L29/423 , H01L29/06 , H01L27/092
Abstract: 讨论了涉及将源极和漏极蚀刻、空腔间隔物形成以及源极和漏极半导体生长结合到环栅晶体管中的单个光刻处理步骤中的方法、集成电路器件和系统。通过实现选择性掩蔽技术，对NMOS和PMOS环栅晶体管分离地执行这样的组合工艺。所得到的晶体管结构具有改善的空腔间隔物完整性和与栅极隔离的触点。
-
-
-
-
-
-
-
-
-
Search Results
19
records
(took 0.023 seconds)
