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公开(公告)号：CN114843396A
公开(公告)日：2022-08-02
申请号：CN202110219081.4
申请日：2021-02-26
Applicant: 联华电子股份有限公司
IPC: H01L45/00
Abstract: 本发明公开一种可变电阻式存储器(resistive random‑access memory,RRAM)装置及其形成方法，其中该可变电阻式存储器装置包含有一底电极线、一岛状顶电极以及一电阻材料。底电极线直接位于一第一金属结构上。岛状顶电极设置于底电极线侧边。电阻材料夹置于底电极线的侧壁以及岛状顶电极的侧壁之间。本发明还提供一种形成此可变电阻式存储器装置的方法。
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公开(公告)号：CN115132918A
公开(公告)日：2022-09-30
申请号：CN202110320383.0
申请日：2021-03-25
Applicant: 联华电子股份有限公司
Inventor： 许加庆
IPC: H01L45/00
Abstract: 本发明公开一种半导体存储器件及其制作方法，其中该半导体存储器件包含一衬底；一第一介电层，位于衬底上；一底部电极，位于第一介电层上；一第二介电层，位于第一介电层上；一顶部电极，位于第二介电层中，顶部电极包含一下部和一锥形上部，且下部位于底部电极的周围；一第三介电层，位于底部电极上方并位于顶部电极的锥形上部的周围；一电阻切换层，位于底部电极的一侧壁和顶部电极的下部的一侧壁之间，和第三介电层和顶部电极的锥形上部的一侧壁之间；以及一气隙，位于第三介电层中。
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Patent Agency Ranking
公开(公告)号：CN111048512A
公开(公告)日：2020-04-21
申请号：CN201811196689.4
申请日：2018-10-15
Applicant: 联华电子股份有限公司
IPC: H01L27/11521 , H01L27/11568
Abstract: 本发明公开一种存储器结构，包括基底、至少一个堆叠栅极结构、第一间隙壁导体层与第一接触窗。堆叠栅极结构位于基底上，且包括控制栅极。控制栅极在第一方向上延伸。第一间隙壁导体层位于控制栅极的一侧壁上，且电性绝缘于控制栅极。第一间隙壁导体层包括第一合并间隙壁部与第一非合并间隙壁部。第一合并间隙壁部的线宽大于第一非合并间隙壁部的线宽。第一接触窗连接至第一合并间隙壁部。上述存储器结构可具有较大的接触窗制作工艺裕度。
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公开(公告)号：CN108321293A
公开(公告)日：2018-07-24
申请号：CN201710032325.1
申请日：2017-01-16
Applicant: 联华电子股份有限公司
IPC: H01L45/00
CPC classification number: H01L27/2436 , H01L45/04 , H01L45/1233 , H01L45/146 , H01L45/1683
Abstract: 本发明公开一种可变电阻式存储器及形成方法。该可变电阻式存储器包含有下述步骤。首先，形成一第一介电层于一第一电极层上。接着，形成一第二介电层于第一介电层上，其中第二介电层包含一第一凹槽。接续，形成间隙壁于第一凹槽的侧壁。而后，移除此些间隙壁暴露出的部分第一介电层，因而在第一介电层中形成一第二凹槽。其后，填入一电阻材料于第二凹槽中。然后，移除第二介电层以及此些间隙壁。之后，形成一第二电极层于电阻材料以及第一介电层上。另外，本发明更提供一种以此方法形成的可变电阻式存储器。
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公开(公告)号：CN118676126A
公开(公告)日：2024-09-20
申请号：CN202310260845.3
申请日：2023-03-17
Applicant: 联华电子股份有限公司
IPC: H01L23/64 , H01L23/522 , H10N97/00 , H01L27/105
Abstract: 本发明公开一种虚置闪存存储器结构之间的电阻包含一基底，基底包含一电阻区和一闪存存储器区，一第一虚置存储栅极结构和一第二虚置存储栅极结构设置在电阻区内的基底上以及一多晶硅电阻设置于第一虚置存储栅极结构和第二虚置存储栅极结构之间并且多晶硅电阻接触第一虚置存储栅极结构和第二虚置存储栅极结构。
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公开(公告)号：CN111048512B
公开(公告)日：2022-08-05
申请号：CN201811196689.4
申请日：2018-10-15
Applicant: 联华电子股份有限公司
IPC: H01L27/11521 , H01L27/11568
Abstract: 本发明公开一种存储器结构，包括基底、至少一个堆叠栅极结构、第一间隙壁导体层与第一接触窗。堆叠栅极结构位于基底上，且包括控制栅极。控制栅极在第一方向上延伸。第一间隙壁导体层位于控制栅极的一侧壁上，且电性绝缘于控制栅极。第一间隙壁导体层包括第一合并间隙壁部与第一非合并间隙壁部。第一合并间隙壁部的线宽大于第一非合并间隙壁部的线宽。第一接触窗连接至第一合并间隙壁部。上述存储器结构可具有较大的接触窗制作工艺裕度。
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公开(公告)号：CN107665946A
公开(公告)日：2018-02-06
申请号：CN201610614946.6
申请日：2016-07-29
Applicant: 联华电子股份有限公司
CPC classification number: H01L45/1293 , H01L27/2436 , H01L45/04 , H01L45/085 , H01L45/1233 , H01L45/1266 , H01L45/145 , H01L45/1608 , H01L45/1666 , H01L45/1675 , H01L45/08 , H01L45/16
Abstract: 本发明公开一种半导体元件及其制造方法。半导体元件包括一基板、一底部金属层、一电阻式随机存取存储(ReRAM)单元结构以及一上部金属层。底部金属层位于基板上方，ReRAM单元结构形成于底部金属层上。ReRAM单元结构包括一底电极、一存储单元层、一顶电极及一侧壁子，存储单元层形成于底电极上，顶电极形成于存储单元层上，侧壁子形成于底电极、存储单元层以及顶电极的两侧上。上部金属层电连接至顶电极并直接接触顶电极。
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