公开(公告)号：CN111554659B

公开(公告)日：2022-05-24

申请号：CN202010253793.3

申请日：2013-03-29

Applicant: 联华电子股份有限公司

Inventor： 洪庆文 ,  黄志森 ,  曹博昭

IPC: H01L23/522 ,  H01L23/528 ,  H01L23/532 ,  H01L21/768

Abstract: 本发明公开一种插塞结构及其制作工艺，该插塞结构包含一第一介电层、一第二介电层、一阻障层以及一第二插塞。第一介电层位于一基底上，第一介电层具有一第一插塞位于其中，其中第一插塞连接位于基底中的一源/漏极。第二介电层位于第一介电层上，且第二介电层具有一开口暴露出第一插塞。阻障层顺应覆盖开口，其中阻障层具有一底部以及一侧壁部，且底部为单层并连接第一插塞，而侧壁部为双层。第二插塞填满开口并位于阻障层上。此外，本发明更提供一种形成此插塞结构的制作工艺。

公开(公告)号：CN103855077B

公开(公告)日：2018-07-10

申请号：CN201210517708.5

申请日：2012-12-05

Applicant: 联华电子股份有限公司

Inventor： 洪庆文 ,  黄志森 ,  曹博昭 ,  陈界得

IPC: H01L21/768 ,  H01L23/528

Abstract: 本发明公开一种具有接触插栓的半导体结构及其形成方法，其半导体结构包含一基底、一晶体管、一第一内层介电层、一第二内层介电层、一第一接触插栓、一第二接触插栓以及一第三接触插栓。晶体管设置在基底上，且包含一栅极以及一源极/漏极区。第一内层介电层设置在晶体管上。第一接触插栓设置在第一内层介电层中，且其顶面高于该栅极的一顶面。第二内层介电层设置于第一内层介电层上。第二接触插栓于第二内层介电层中以电连接该第一接触插栓。第三接触插栓设于第一内层介电层以及第二内层介电层中以电连接栅极。

公开(公告)号：CN104241266A

公开(公告)日：2014-12-24

申请号：CN201310240289.X

申请日：2013-06-18

Applicant: 联华电子股份有限公司

Inventor： 洪世芳 ,  曹博昭

IPC: H01L27/02 ,  H01L29/06

Abstract: 本发明公开一种半导体整合装置，包含有一基底、多个主动鳍片、以及多个第一保护鳍片。该基底上至少定义有一主动区域，该多个主动鳍片设置于该主动区域内，而该多个第一保护鳍片环绕该主动区域，且该多个主动鳍片与该多个第一保护鳍片皆沿一第一方向延伸。

公开(公告)号：CN103779321A

公开(公告)日：2014-05-07

申请号：CN201210411342.3

申请日：2012-10-25

Applicant: 联华电子股份有限公司

Inventor： 洪庆文 ,  黄志森 ,  曹博昭

IPC: H01L23/528 ,  H01L21/768

Abstract: 本发明公开了一种具有接触插栓的半导体结构与其形成方法。该半导体结构包含一基底、一晶体管、一第一内层介电层、一第二内层介电层以及一第一接触插栓。晶体管设置在基底上，且晶体管包含一栅极以及一源极/漏极区。第一内层介电层设置在晶体管上，且与晶体管的栅极的一顶面齐平。第二内层介电层设置在第一内层介电层上。第一接触插栓设置在第一内层介电层以及第二内层介电层中，第一接触插栓包含一第一沟槽部分以及一第一介质孔部分，其中第一沟槽部分以及第一介质孔部分的一交界高于栅极的该顶面。本发明还提供一种形成具有接触插栓的半导体结构的方法。

公开(公告)号：CN101719477A

公开(公告)日：2010-06-02

申请号：CN200810166502.6

申请日：2008-10-09

Applicant: 联华电子股份有限公司

Inventor： 周玲君 ,  陈铭聪 ,  刘喜华 ,  雷舜诚 ,  曹博昭

IPC: H01L21/66 ,  H01L23/544

Abstract: 本发明是披露一种对准标记及缺陷检测方法。该缺陷检测方法首先利用一第一缺陷检测系统对一晶片进行一第一缺陷检测步骤，晶片上具有至少一对准标记，第一缺陷检测步骤另包含对准该对准标记，且对准标记为第一缺陷检测步骤的参考点(reference point)。然后对晶片进行一工艺，并接着利用一第二缺陷检测系统对晶片进行一第二缺陷检测步骤，第二缺陷检测步骤另包含对准该对准标记，且对准标记为第二缺陷检测步骤的参考点。

公开(公告)号：CN1941409A

公开(公告)日：2007-04-04

申请号：CN200510108839.8

申请日：2005-09-30

Applicant: 联华电子股份有限公司

Inventor： 曹博昭 ,  黄昌琪 ,  陈铭聪 ,  江怡颖 ,  张毓蓝 ,  李忠儒 ,  吴至宁 ,  廖宽仰

IPC: H01L29/78 ,  H01L21/336

Abstract: 一种金属氧化物半导体晶体管的制造方法，是先于一基底上形成栅极结构，再于栅极结构侧壁形成偏移间隙壁。然后，进行第一离子注入工艺，以于栅极结构侧边的基底内形成LDD，再于偏移间隙壁的侧壁形成另一间隙壁。接着，进行第二离子注入工艺，以于前述间隙壁侧边的基底内形成源极与漏极，再于源极与漏极表面形成一硅化金属层。之后，于硅化金属层表面形成一氧化层，再将间隙壁去除。随后，于基底上形成一层蚀刻中止层。由于硅化金属层表面有氧化层保护，所以不会受到去除间隙壁时所采用的溶剂损害。

公开(公告)号：CN103943621B

公开(公告)日：2019-08-13

申请号：CN201310022495.3

申请日：2013-01-22

Applicant: 联华电子股份有限公司

Inventor： 刘恩铨 ,  曹博昭 ,  梁家瑞 ,  吴家荣

IPC: H01L27/02 ,  H01L21/762

Abstract: 本发明公开一种浅沟槽隔离结构及其形成方法，其浅沟槽隔离结构包含一上绝缘部与一下绝缘部，该下绝缘部包含一第一绝缘体以及位于该第一绝缘体周围的一绝缘层，该上绝缘部包含一第二绝缘体以及位于该第二绝缘体周围的一缓冲层，部分的该缓冲层中介于该第一绝缘体与该第二绝缘体之间，且该缓冲层的外周壁与该第一绝缘体的周壁齐平。

公开(公告)号：CN104795394A

公开(公告)日：2015-07-22

申请号：CN201410028783.4

申请日：2014-01-22

Applicant: 联华电子股份有限公司

Inventor： 曹博昭 ,  黄耀宏 ,  林建廷 ,  魏铭德

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本发明提供一半导体结构，包含有一基底，上方具有一介电层，且定义有一第一元件区以及一第二元件区，至少一第一凹槽位于该第一元件区内的该介电层中，至少一第二凹槽以及至少一第三凹槽位于该第二元件区内的该介电层中，一功函数层，位于该第二凹槽以及该第三凹槽内，其中该功函数金属层覆盖部分该第二凹槽的侧壁，而完整覆盖该第三凹槽的侧壁与一底部，以及多个第一材料层，分别位于该第二凹槽以及该第三凹槽内，其中该第一材料层覆盖部分该第二凹槽侧壁上的该功函数层，而完整覆盖位于该第三凹槽侧壁与该底部的该功函数层。

公开(公告)号：CN104078445A

公开(公告)日：2014-10-01

申请号：CN201310109084.8

申请日：2013-03-29

Applicant: 联华电子股份有限公司

Inventor： 洪庆文 ,  黄志森 ,  曹博昭

IPC: H01L23/532 ,  H01L21/768

Abstract: 本发明公开一种插塞结构及其制作工艺，该插塞结构包含一第一介电层、一第二介电层、一阻障层以及一第二插塞。第一介电层位于一基底上，第一介电层具有一第一插塞位于其中，其中第一插塞连接位于基底中的一源/漏极。第二介电层位于第一介电层上，且第二介电层具有一开口暴露出第一插塞。阻障层顺应覆盖开口，其中阻障层具有一底部以及一侧壁部，且底部为单层并连接第一插塞，而侧壁部为双层。第二插塞填满开口并位于阻障层上。此外，本发明更提供一种形成此插塞结构的制作工艺。

公开(公告)号：CN103325844A

公开(公告)日：2013-09-25

申请号：CN201210072622.6

申请日：2012-03-19

Applicant: 联华电子股份有限公司

Inventor： 魏铭德 ,  曹博昭 ,  蔡振华 ,  陈建仰 ,  梁家瑞 ,  陈铭聪

IPC: H01L29/8605 ,  H01C7/00

Abstract: 本发明公开一种薄膜电阻结构，其包含有一基底，一覆盖于该基底之上平坦的底层间介电层，多个第一接触，位于该底层间介电层之中，且各该第一接触的一顶面切齐该底层间介电层的一顶面，一平坦的顶层间介电层，位于该底层间介电层之上，多个第二接触，位于该顶层间介电层之中，且各该第二接触的一顶面切齐该顶层间介电层的一顶面，以及一薄膜电阻，位于该底层间介电层与该顶层间介电层之间。