公开(公告)号：CN107104137A

公开(公告)日：2017-08-29

申请号：CN201610096049.0

申请日：2016-02-22

Applicant: 联华电子股份有限公司

Inventor： 林廷燿 ,  周玲君 ,  李坤宪

IPC: H01L29/10 ,  H01L29/78

CPC classification number: H01L29/7851 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/165 ,  H01L29/167 ,  H01L29/4236 ,  H01L29/7816 ,  H01L29/7825 ,  H01L29/7848 ,  H01L29/1033

Abstract: 本发明公开一种鳍状晶体管(finFET)元件，其包含至少一鳍状结构，一第一导电型态掺杂阱以及一与之相邻的第二导电型态掺杂阱定义于该鳍状结构上，一凹槽位于该鳍状结构中，并位于该第一导电型态掺杂阱与该第二导电型态掺杂阱之间，一绝缘层位于该凹槽内，以及一金属栅极横跨并位于该绝缘层上。

公开(公告)号：CN101281879B

公开(公告)日：2013-05-22

申请号：CN200710091610.7

申请日：2007-04-03

Applicant: 联华电子股份有限公司

Inventor： 周玲君 ,  陈铭聪 ,  曹博昭

IPC: H01L21/768 ,  H01L23/522

Abstract: 一种双阶段自行对准接触窗的制造方法。此方法是在具有接触区的基底上形成第一介电层，再于第一介电层中形成与接触区相对应的下部开口。之后，在第一介电层上形成第二介电层，再于第二介电层中形成上部开口，此上部开口自行对准该下部开口并与其连通，构成自行对准接触窗开口。其后，再于自行对准接触窗开口中形成导电层。

公开(公告)号：CN101719477B

公开(公告)日：2013-04-24

申请号：CN200810166502.6

申请日：2008-10-09

Applicant: 联华电子股份有限公司

Inventor： 周玲君 ,  陈铭聪 ,  刘喜华 ,  雷舜诚 ,  曹博昭

IPC: H01L21/66 ,  H01L23/544

Abstract: 本发明是披露一种对准标记及缺陷检测方法。该缺陷检测方法首先利用一第一缺陷检测系统对一晶片进行一第一缺陷检测步骤，晶片上具有至少一对准标记，第一缺陷检测步骤另包含对准该对准标记，且对准标记为第一缺陷检测步骤的参考点(reference point)。然后对晶片进行一工艺，并接着利用一第二缺陷检测系统对晶片进行一第二缺陷检测步骤，第二缺陷检测步骤另包含对准该对准标记，且对准标记为第二缺陷检测步骤的参考点。

公开(公告)号：CN119698003A

公开(公告)日：2025-03-25

申请号：CN202311312138.0

申请日：2023-10-11

Applicant: 联华电子股份有限公司

Inventor： 陈品岑 ,  周玲君 ,  李坤宪

IPC: H10D1/66 ,  H10D62/10

Abstract: 本发明提供一种金属氧化物半导体(MOS)电容结构，包含栅极正下方通道区中的反掺杂区。在深离子阱和反掺杂区之间为半导体区，其中，半导体区的掺杂浓度低于深离子阱的掺杂浓度。过去组件主动区内的两次P型阱离子注入可以省略，因此制作工艺成本较低，且反掺杂区的掺杂剂量可以降低，改善了组件的时间相关介电层击穿(TDDB)问题。

公开(公告)号：CN102738231B

公开(公告)日：2016-03-16

申请号：CN201110088838.7

申请日：2011-04-11

Applicant: 联华电子股份有限公司

Inventor： 郭敏郎 ,  简金城 ,  詹书俨 ,  周玲君 ,  张宗宏 ,  吴俊元

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明公开一种半导体结构及降低间隙壁高度的方法，该半导体结构包括基底与位于基底上的栅极结构。栅极结构包括位于基底上的栅极介电层、位于栅极介电层上栅极材料层，以及具有矩形切面的外间隙壁。间隙壁的顶面低于栅极材料层的顶面。

公开(公告)号：CN103077894A

公开(公告)日：2013-05-01

申请号：CN201110328179.X

申请日：2011-10-25

Applicant: 联华电子股份有限公司

Inventor： 张仲甫 ,  黄信川 ,  洪裕祥 ,  刘家荣 ,  周珮玉 ,  郑志祥 ,  周玲君 ,  王益昌 ,  洪庆文 ,  郭敏郎 ,  吴俊元

IPC: H01L21/336 ,  H01L21/311

Abstract: 本发明公开一种半导体制作工艺，其包含有下述步骤。首先，提供一基底。接着，形成一栅极结构于基底上。而后，形成一间隙壁于栅极结构侧边的基底上，其中间隙壁包含一第一间隙壁，以及一位于第一间隙壁外侧的第二间隙壁。之后，进行一第一蚀刻制作工艺，以于间隙壁侧边的基底中蚀刻出至少一凹槽并完全移除第二间隙壁，其中第一蚀刻制作工艺对于第一间隙壁的蚀刻率小于第二间隙壁的蚀刻率。然后，形成一外延层于凹槽中。

公开(公告)号：CN102738231A

公开(公告)日：2012-10-17

申请号：CN201110088838.7

申请日：2011-04-11

Applicant: 联华电子股份有限公司

Inventor： 郭敏郎 ,  简金城 ,  詹书俨 ,  周玲君 ,  张宗宏 ,  吴俊元

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明公开一种半导体结构及降低间隙壁高度的方法，该半导体结构包括基底与位于基底上的栅极结构。栅极结构包括位于基底上的栅极介电层、位于栅极介电层上栅极材料层，以及具有矩形切面的外间隙壁。间隙壁的顶面低于栅极材料层的顶面。

公开(公告)号：CN114975574A

公开(公告)日：2022-08-30

申请号：CN202110191369.5

申请日：2021-02-19

Applicant: 联华电子股份有限公司

Inventor： 周玲君 ,  严得绮 ,  张宇宏 ,  李坤宪 ,  李凯霖

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明公开一种高压半导体装置，其包括半导体基底、第一深阱区、第二深阱区、第一阱区与第二阱区。第一深阱区、第二深阱区、第一阱区与第二阱区设置于半导体基底中。第二深阱区位于第一深阱区之上，第一阱区位于第一深阱区之上，且第二阱区位于第二深阱区之上。第二深阱区的导电型态与第一深阱区的导电型态互补，第二阱区的导电型态与第一阱区以及第二深阱区的导电型态互补。第二深阱区的长度大于或等于第二阱区的长度且小于第一深阱区的长度，且第一阱区与第一深阱区相连。

公开(公告)号：CN109427773A

公开(公告)日：2019-03-05

申请号：CN201710761591.8

申请日：2017-08-30

Applicant: 联华电子股份有限公司

Inventor： 周玲君 ,  李坤宪

IPC: H01L27/088 ,  H01L29/78 ,  H01L21/8234

CPC classification number: H01L29/7848 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823456 ,  H01L21/823481 ,  H01L27/0605 ,  H01L27/088 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66636

Abstract: 本发明公开一种半导体结构及其制造方法。半导体结构包括：基底、多个第一栅极结构、多个第二栅极结构、第一应变区域及第二应变区域。基底具有第一区域与第二区域。第一栅极结构设置在该基底上的该第一区域内。第二栅极结构，设置在该基底上的该第二区域内。第一应变区域形成在该基底中，距离该多个第一栅极结构的相邻一个有第一距离。第二应变区域形成在该基底中，距离该多个第二栅极结构的相邻一个有第二距离，其中该第二距离大于该第一距离。

公开(公告)号：CN103378007A

公开(公告)日：2013-10-30

申请号：CN201210126955.2

申请日：2012-04-26

Applicant: 联华电子股份有限公司

Inventor： 洪庆文 ,  黄志森 ,  周玲君 ,  王益昌

IPC: H01L21/8238 ,  H01L21/336

Abstract: 本发明公开一种半导体元件的制作方法。首先，提供位于基材上的栅极结构，以及位于栅极结构上的第一氮化物材料层。其次，进行一保护步骤，而在含氧环境下改质该第一氮化物材料层。然后，在基材上形成第二材料层。继续，在保护步骤后进行一移除步骤，而在实质上不削减经改质的第一氮化物材料层的条件下，移除第二氮化物材料层。