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公开(公告)号：CN113597642A
公开(公告)日：2021-11-02
申请号：CN201980093382.8
申请日：2019-07-23
Applicant: 美高森美SOC公司
IPC: G11C11/412 , G11C5/00 , G11C13/00 , G11C14/00 , G11C11/00 , G11C29/00 , G11C29/42 , G11C29/44 , G11C29/52 , H01L45/00 , G11C29/04
Abstract: 单事件干扰(SEU)稳定的存储器单元包括：锁存器部分，该锁存器部分包括交叉耦合的锁存器；以及该锁存器部分中的至少一个交叉耦合电路路径，该至少一个交叉耦合电路路径包括串联连接的第一对竖直电阻器。
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Patent Agency Ranking
公开(公告)号：CN110050305B
公开(公告)日：2021-05-11
申请号：CN201780060161.1
申请日：2017-05-09
Applicant: 美高森美SOC公司
IPC: G11C13/00
Abstract: 一种ReRAM单元阵列具有行和列，并且包括用于每一行的第一和第二互补位线，用于每一列的第一、第二和第三字线以及用于每一行的源极位线。位于每一行和每一列的ReRAM单元包括：第一电阻式存储器元件，其第一端连接到其行的第一互补位线；p沟道晶体管，其源极连接到第一电阻式存储器元件的第二端、其漏极连接到开关节点、其栅极连接到其列的第一字线；第二电阻式存储器元件，其第一端连接到其行的第二互补位线；n沟道晶体管，其源极连接到所述第二电阻式存储器元件的第二端、其漏极连接到所述开关节点、其栅极连接到其列的第二字线；以及编程晶体管，具有连接到开关节点的漏极、连接到其行的源极位线的源极以及连接到其列的第三字线的栅极。
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公开(公告)号：CN110050305A
公开(公告)日：2019-07-23
申请号：CN201780060161.1
申请日：2017-05-09
Applicant: 美高森美SOC公司
IPC: G11C13/00
Abstract: 一种ReRAM单元阵列具有行和列，并且包括用于每一行的第一和第二互补位线，用于每一列的第一、第二和第三字线以及用于每一行的源极位线。位于每一行和每一列的ReRAM单元包括：第一电阻式存储器元件，其第一端连接到其行的第一互补位线；p沟道晶体管，其源极连接到第一电阻式存储器元件的第二端、其漏极连接到开关节点、其栅极连接到其列的第一字线；第二电阻式存储器元件，其第一端连接到其行的第二互补位线；n沟道晶体管，其源极连接到所述第二电阻式存储器元件的第二端、其漏极连接到所述开关节点、其栅极连接到其列的第二字线；以及编程晶体管，具有连接到开关节点的漏极、连接到其行的源极位线的源极以及连接到其列的第三字线的栅极。
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公开(公告)号：CN111602199A
公开(公告)日：2020-08-28
申请号：CN201980008563.6
申请日：2019-01-19
Applicant: 美高森美SOC公司
IPC: G11C11/412 , G11C14/00 , G11C5/00 , G11C11/41 , G11C8/16 , G11C11/419
Abstract: 静态随机存取存储器(SRAM)单元包括具有输入和输出的非反相逻辑元件。垂直电阻器反馈装置连接在非反相逻辑元件的输出和输入之间。
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