公开(公告)号：CN204558028U

公开(公告)日：2015-08-12

申请号：CN201520242592.8

申请日：2015-04-21

Applicant: 福州大学

Inventor： 魏榕山 ,  黄海舟 ,  郭仕忠 ,  蔡宣敬 ,  张泽鹏

IPC: G11C11/16

CPC classification number: G11C11/1673 ,  G11C11/1693

Abstract: 本实用新型涉及一种基于折叠式比较器的STT-RAM读取电路，包括一折叠式共源共栅比较器及与该折叠式共源共栅比较器连接的并行磁隧道结、控制逻辑电路和反相器，所述反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控制输入端分别连接至时钟输出模块的第一时钟信号输出端和第二时钟信号输出端，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位数据。本实用新型提供的读取电路可以有效的提高读取速度，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。