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公开(公告)号：CN110361613B
公开(公告)日：2021-03-16
申请号：CN201910643631.8
申请日：2019-07-17
Applicant: 电子科技大学
IPC: G01R31/00
Abstract: 一种测试静电泄放防护器件脉冲曲线的装置和方法，包括脉冲发生器、衰减器、第一传输线、示波器衰减器、示波器和测试模块，脉冲发生器在每次测试时产生不同幅值的电压阶梯波；脉冲发生器产生的电压阶梯波经过衰减器和第一传输线后灌入被测静电泄放防护器件的阳极；示波器衰减器抓取被测静电泄放防护器件阳极的节电压和电流并传输到示波器，由示波器显示出被测静电泄放防护器件阳极的节电压和电流波形；测试模块在每次测试时选取示波器显示波形中的至少两个阶梯段，并计算每个阶梯段的平均电流电压值，根据每次测试得到的平均电流电压值最高的阶梯段得到静电泄放防护器件的脉冲开启曲线，根据剩余阶梯段得到静电泄放防护器件的脉冲关断曲线。
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公开(公告)号：CN110361613A
公开(公告)日：2019-10-22
申请号：CN201910643631.8
申请日：2019-07-17
Applicant: 电子科技大学
IPC: G01R31/00
Abstract: 一种测试静电泄放防护器件脉冲曲线的装置和方法，包括脉冲发生器、衰减器、第一传输线、示波器衰减器、示波器和测试模块，脉冲发生器在每次测试时产生不同幅值的电压阶梯波；脉冲发生器产生的电压阶梯波经过衰减器和第一传输线后灌入被测静电泄放防护器件的阳极；示波器衰减器抓取被测静电泄放防护器件阳极的节电压和电流并传输到示波器，由示波器显示出被测静电泄放防护器件阳极的节电压和电流波形；测试模块在每次测试时选取示波器显示波形中的至少两个阶梯段，并计算每个阶梯段的平均电流电压值，根据每次测试得到的平均电流电压值最高的阶梯段得到静电泄放防护器件的脉冲开启曲线，根据剩余阶梯段得到静电泄放防护器件的脉冲关断曲线。
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公开(公告)号：CN109768041A
公开(公告)日：2019-05-17
申请号：CN201910059548.6
申请日：2019-01-22
Applicant: 电子科技大学
IPC: H01L27/02
Abstract: 本发明提供一种基于SCR的高维持电压ESD器件，包括：P型衬底、NWELL区、第一N+接触区、第一P+接触区、PWELL区、第一齐纳注入区、第二N+接触区、第二P+接触区；第一齐纳注入区覆盖第二N+接触区尺寸为D1，第二P+接触区位于第二N+接触区右侧；第一N+接触区、第一P+接触区通过金属短接形成金属阳极；第二N+接触区、第二P+接触区通过金属短接形成金属阴极，本发明可以通过控制齐纳注入覆盖第二N+接触区距离D1调节器件的维持电压，可以通过控制浮空N+区与浮空P+区距离D2调节触发电压，本发明版图结构，在不增加横向面积的条件下，显著提高了器件的鲁棒性。
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公开(公告)号：CN109768041B
公开(公告)日：2021-01-22
申请号：CN201910059548.6
申请日：2019-01-22
Applicant: 电子科技大学
IPC: H01L27/02
Abstract: 本发明提供一种基于SCR的高维持电压ESD器件，包括：P型衬底、NWELL区、第一N+接触区、第一P+接触区、PWELL区、第一齐纳注入区、第二N+接触区、第二P+接触区；第一齐纳注入区覆盖第二N+接触区尺寸为D1，第二P+接触区位于第二N+接触区右侧；第一N+接触区、第一P+接触区通过金属短接形成金属阳极；第二N+接触区、第二P+接触区通过金属短接形成金属阴极，本发明可以通过控制齐纳注入覆盖第二N+接触区距离D1调节器件的维持电压，可以通过控制浮空N+区与浮空P+区距离D2调节触发电压，本发明版图结构，在不增加横向面积的条件下，显著提高了器件的鲁棒性。
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公开(公告)号：CN111276953A
公开(公告)日：2020-06-12
申请号：CN202010166860.8
申请日：2020-03-11
Applicant: 电子科技大学
Abstract: 本发明提出一种单芯片防雷击保护电路及其实现单芯片防雷击保护的器件结构，单芯片防雷击保护电路中第一大功率电阻一端连接单芯片防雷击保护电路的输入端，另一端连接第一齐纳管的阴极、第二齐纳管的阳极、第一双向TVS管的一端和逻辑电路的输入端；第二大功率电阻一端连接单芯片防雷击保护电路的输出端，另一端连接第三齐纳管的阴极、第四齐纳管的阳极、第二双向TVS管的一端和逻辑电路的输出端；第一双向TVS管的另一端和第二双向TVS管的另一端接地；第二齐纳管的阴极和第四齐纳管的阴极连接逻辑电路的第一电源端；第一齐纳管的阳极和第三齐纳管的阳极连接逻辑电路的第二电源端。本发明还给出多种实现该防雷击保护电路的器件结构方案。
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Patent Agency Ranking
公开(公告)号：CN110534512B
公开(公告)日：2023-02-07
申请号：CN201910844970.2
申请日：2019-09-07
Applicant: 电子科技大学
IPC: H01L27/02
Abstract: 本发明提供一种抗闩锁的版图结构，包括NWELL区、PWELL区、第一P+接触区、第二P+接触区、第一N+接触区、第二N+接触区、第一有源区、第二有源区、第一多晶栅极、第二多晶栅极、第三多晶栅极、接触孔、第一金属、第二金属、第三金属、第四金属，本发明突破现有标准CMOS单元版图结构，从减小寄生晶体管基极电阻的角度，运用衬底接触与源区接触贴近式的设计提供抗闩锁版图结构，从版图设计角度提高CMOS的鲁棒性。
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公开(公告)号：CN111276953B
公开(公告)日：2021-04-23
申请号：CN202010166860.8
申请日：2020-03-11
Applicant: 电子科技大学
Abstract: 本发明提出一种单芯片防雷击保护器件，单芯片防雷击保护电路中第一大功率电阻一端连接单芯片防雷击保护电路的输入端，另一端连接第一齐纳管的阴极、第二齐纳管的阳极、第一双向TVS管的一端和逻辑电路的输入端；第二大功率电阻一端连接单芯片防雷击保护电路的输出端，另一端连接第三齐纳管的阴极、第四齐纳管的阳极、第二双向TVS管的一端和逻辑电路的输出端；第一双向TVS管的另一端和第二双向TVS管的另一端接地；第二齐纳管的阴极和第四齐纳管的阴极连接逻辑电路的第一电源端；第一齐纳管的阳极和第三齐纳管的阳极连接逻辑电路的第二电源端。本发明还给出多种实现该防雷击保护电路的器件结构方案。
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公开(公告)号：CN110534512A
公开(公告)日：2019-12-03
申请号：CN201910844970.2
申请日：2019-09-07
Applicant: 电子科技大学
IPC: H01L27/02
Abstract: 本发明提供一种抗闩锁的版图结构，包括NWELL区、PWELL区、第一P+接触区、第二P+接触区、第一N+接触区、第二N+接触区、第一有源区、第二有源区、第一多晶栅极、第二多晶栅极、第三多晶栅极、接触孔、第一金属、第二金属、第三金属、第四金属，本发明突破现有标准CMOS单元版图结构，从减小寄生晶体管基极电阻的角度，运用衬底接触与源区接触贴近式的设计提供抗闩锁版图结构，从版图设计角度提高CMOS的鲁棒性。
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公开(公告)号：CN109698194B
公开(公告)日：2021-02-12
申请号：CN201811617793.6
申请日：2018-12-28
Applicant: 电子科技大学
IPC: H01L27/02
Abstract: 本发明提供一种用于ESD防护的肖特基钳位SCR器件，包括：P型衬底、p阱区和n阱区，在p阱区内部第一n+注入层与第一p+注入层，在n阱区内部的第三n+注入层及第二p+注入层，跨接在n阱区和p阱区之间的用于降低击穿电压的第二n+注入层，第一金属孔与第三n+注入层相接触，第二金属孔与第二p+注入层相接触，第三金属孔与第一p+注入层相接触，第四金属孔与第一n+注入层相接触，第五金属孔直接与p阱区相接形成肖特基接触，构成肖特基二极管；本发明利用附加的肖特基二极管对SCR结构内部的正反馈过程进行削弱，使SCR的电流正反馈有减弱的趋势，从而使得SCR维持电压上升，提高器件的抗闩锁能力。
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公开(公告)号：CN109698194A
公开(公告)日：2019-04-30
申请号：CN201811617793.6
申请日：2018-12-28
Applicant: 电子科技大学
IPC: H01L27/02
Abstract: 本发明提供一种用于ESD防护的肖特基钳位SCR器件，包括：P型衬底、p阱区和n阱区，在p阱区内部第一n+注入层与第一p+注入层，在n阱区内部的第三n+注入层及第二p+注入层，跨接在n阱区和p阱区之间的用于降低击穿电压的第二n+注入层，第一金属孔与第三n+注入层相接触，第二金属孔与第二p+注入层相接触，第三金属孔与第一p+注入层相接触，第四金属孔与第一n+注入层相接触，第五金属孔直接与p阱区相接形成肖特基接触，构成肖特基二极管；本发明利用附加的肖特基二极管对SCR结构内部的正反馈过程进行削弱，使SCR的电流正反馈有减弱的趋势，从而使得SCR维持电压上升，提高器件的抗闩锁能力。
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