公开(公告)号：CN109872753A

公开(公告)日：2019-06-11

申请号：CN201811341923.8

申请日：2018-11-12

Applicant: 瑞萨电子株式会社

Inventor： 渡边恭成 ,  小野光博 ,  藤崎敏朗 ,  木村建二

IPC: G11C16/10

Abstract: 降低了半导体器件的功耗。根据实施例的半导体器件包括：多个电路；总线电路，包括临时存储电路之间的通信数据的多个缓冲器、以及对电路与缓冲器之间的访问进行仲裁的多个仲裁电路；存储单元，存储基于电路之间的通信期间的缓冲器的使用状态的信息，以及存储配置信息，该配置信息包括电路中未用于通信的未使用电路的指定；以及控制电路，控制总线电路，以便基于配置信息来停止缓冲器中未用于通信的未使用缓冲器的使用，以及停止仲裁电路中与未使用电路相对应的仲裁电路中的至少部分配置。

公开(公告)号：CN104850788A

公开(公告)日：2015-08-19

申请号：CN201510085235.X

申请日：2015-02-16

Applicant: 瑞萨电子株式会社

Inventor： 木村建二

IPC: G06F21/57 ,  G06F13/26

CPC classification number: G06F13/364 ,  G06F11/0757 ,  G06F11/0766 ,  G06F11/0796 ,  G06F11/14 ,  G06F11/1641 ,  G06F11/1683 ,  G06F11/181 ,  G06F11/184 ,  G06F2201/845

Abstract: 本发明的各实施方式总体上涉及多处理器系统。具体地，本发明在没有紧密耦合处理器单元的情况下实现了多处理器系统的功能安全。在使得多个处理器单元执行相同的数据处理并且实现处理器单元的功能安全时，采用总线接口单元，该总线接口单元在从处理器单元发出的访问请求的非一致性已经被确定时执行对执行安全措施处理的控制，并且在这些访问请求彼此一致时执行对响应于访问请求而开始访问处理的控制。