-
公开(公告)号：CN1219269C
公开(公告)日：2005-09-14
申请号：CN03124095.X
申请日：2003-05-01
Applicant: 清华大学
IPC: G06F17/50
Abstract: 标准单元总体布线过程中用的减少串扰的方法属于集成电路计算机辅助设计领域，其特征在于：它是在标准单元总体布线中优化时延后进行的，它先在统计电路串扰基础上进行信号线网间的串扰减少控制，然后再根据用户给出的时延约束指标来进行优化延时判别，若不满足，则继续迭代时延优化和串扰减少控制程序，一直到得出一组满足优化目标的所有线网在总体布线图中的布线树为止。它是在优化电路时延程序之后再通过控制相邻线网的平行走线长度和布线间隔来减少信号线网间的串扰的；判断参数则是线网串扰溢出量的变化值。与在后续阶段来减少串扰相比，它有更大的空间；它在减少串扰特别是关键路径串扰的同时，也兼顾了时延性能。
-
公开(公告)号：CN1564164A
公开(公告)日：2005-01-12
申请号：CN200410009030.5
申请日：2004-04-20
Applicant: 清华大学
IPC: G06F17/50
Abstract: 消除由耦合电感引起串扰的标准单元总体布线方法属于标准单元集成电路计算机辅助设计技术领域，其特征在于：它是一种在已经经过布线拥挤、电路时延优化而得到的总体布线初始解的基础上，根据用户设定的串扰约束来进行串扰消除的方法。在消除串扰时，它经过常规的分配串扰约束后，应用禁忌搜索方法在GRG的各条边上消除串扰，具体而言，它以构造的费用函数作为判断准则，以当前解为出发点，不断地从其邻域的合法候选解集中进行搜索，一直地迭代，直到规定的迭代次数为止，再在此基础上进行优化。它能够得到和模拟退火方法相近的屏蔽线插入数目的结果，但执行时间大大缩短，线长的增加减少了一半。
-
公开(公告)号：CN1240015C
公开(公告)日：2006-02-01
申请号：CN200310103046.8
申请日：2003-10-31
Applicant: 清华大学
IPC: G06F17/50
Abstract: 标准单元总体布线时障碍下时延驱动直角斯坦纳树方法属于集成电路标准单元总体布线设计领域，其特征在于：它针对每个线网的顶点集合，进行子集合的划分；再利用自己提出的对顶点集合进行遍历后得到的顶点两两连接的关系求解最小时延树的时延公式进行时延计算，对于有障碍的路径利用自己改进的适用于非规则网格的Rubin方法先寻找有障碍的两点间最短距离后再计算时延；由此得到符合时延最小的目标斯坦纳树的顶点连接关系；把顶点集合自底向上逐步连接成最后的目标斯坦纳树。它同时考虑了障碍和时延的最小化，直接适应了集成电路设计对电性能的需求，它能处理多端点线网或有复杂障碍的线网。
-
公开(公告)号：CN1540554A
公开(公告)日：2004-10-27
申请号：CN200310103046.8
申请日：2003-10-31
Applicant: 清华大学
IPC: G06F17/50
Abstract: 标准单元总体布线时障碍下时延驱动直角斯坦纳树方法属于集成电路标准单元总体布线设计领域，其特征在于：它针对每个线网的顶点集合，进行子集合的划分；再利用自己提出的对顶点集合进行遍历后得到的顶点两两连接的关系求解最小时延树的时延公式进行时延计算，对于有障碍的路径利用自己改进的适用于非规则网格的Rubin方法先寻找有障碍的两点间最短距离后再计算时延；由此得到符合时延最小的目标斯坦纳树的顶点连接关系；把顶点集合自底向上逐步连接成最后的目标斯坦纳树。它同时考虑了障碍和时延的最小化，直接适应了集成电路设计对电性能的需求，它能处理多端点线网或有复杂障碍的线网。
-
公开(公告)号：CN1150481C
公开(公告)日：2004-05-19
申请号：CN02100354.8
申请日：2002-01-15
Applicant: 清华大学
IPC: G06F17/50
Abstract: 基于关键网络技术优化时延的标准单元总体布线方法，含有优化布线拥挤的步骤，其特征在于：在生成总体布线图，不受容量、时延等任何约束的条件下构造长度最短的初始布线树，再优化布线拥挤等公知技术基础上，提出了关键引脚、关键边的概念，据此构造出由关键引脚的和关键边的集合，各条有向边的权值、虚拟的源点和汇点构成的关键网络，用最大流与最小割的关系，从最小割的一组边中，重构其所对应线网的布线树，从而缩短关键网络中从虚拟的源点到汇点的总时延。最后用给定的时延约束数据组与优化的时延相比，通过迭代得出一组满足优化目标的全部线网的布线树。它及时准确反映当前对总时延影响最大的子网络，避免时延优化的盲目性，提高优化效率。
-
Patent Agency Ranking
公开(公告)号：CN1271553C
公开(公告)日：2006-08-23
申请号：CN200410009030.5
申请日：2004-04-20
Applicant: 清华大学
IPC: G06F17/50
Abstract: 消除由耦合电感引起串扰的标准单元总体布线方法属于标准单元集成电路计算机辅助设计技术领域，其特征在于：它是一种在已经经过布线拥挤、电路时延优化而得到的总体布线初始解的基础上，根据用户设定的串扰约束来进行串扰消除的方法。在消除串扰时，它经过常规的分配串扰约束后，应用禁忌搜索方法在GRG的各条边上消除串扰，具体而言，它以构造的费用函数作为判断准则，以当前解为出发点，不断地从其邻域的合法候选解集中进行搜索，一直地迭代，直到规定的迭代次数为止，再在此基础上进行优化。它能够得到和模拟退火方法相近的屏蔽线插入数目的结果，但执行时间大大缩短，线长的增加减少了一半。
-
公开(公告)号：CN1416082A
公开(公告)日：2003-05-07
申请号：CN02156622.4
申请日：2002-12-17
Applicant: 清华大学
IPC: G06F17/50
Abstract: 考虑耦合效应进行时延优化的标准单元总体布线方法属于集成电路标准单元总体布线领域，其特征在于：它是在每条线网不受任何约束的条件下构造时延优化布线树，再优化布线拥挤，消除拥挤边后，用先后衔接的基于实验模拟的连线负载模型来估算连线电学参数，全等变换技术来计算连线延迟，通过用户给定的延迟信息表用查表+插值的方法来计算门延迟等三个步骤计算路径总延迟值，然后，用增强考虑了耦合效应的关键路径上线网的权值以减小线网附近的布线密度，从而也减小了耦合电容和路径总延迟的方法来优化电路时延。它能准确地计算电路的实际延迟时间；利用耦合效应对时延的影响，减少关键路径的耦合电容，导致关键路径总延迟下降和整个电路时延优化。
-
公开(公告)号：CN100405379C
公开(公告)日：2008-07-23
申请号：CN200610012271.4
申请日：2006-06-15
Applicant: 清华大学
IPC: G06F17/50
Abstract: 本发明属于IC CAD领域，其特征在于，一次含有以下步骤：计算机初始化，并建立GRG图，读入布线资源和电路网表；用Prim算法拆分多端线网，得到曼哈顿距离下的最小生成树；预估计各边的走线概率：若两个引脚段的引脚处在边界框的对角处，用格路模型，若出在同一行或列时，用扩展边界框估计模型；快速布线：采用按走线概率反比结合随机选择等方式，选择布线路径。本发明通过快速完成拥挤估计，使可布性分析能服务于增量式布局或者指导布线。
-
公开(公告)号：CN1279480C
公开(公告)日：2006-10-11
申请号：CN02156622.4
申请日：2002-12-17
Applicant: 清华大学
IPC: G06F17/50
Abstract: 考虑耦合效应进行时延优化的标准单元总体布线方法属于集成电路标准单元总体布线领域，其特征在于：它是在每条线网不受任何约束的条件下构造时延优化布线树，再优化布线拥挤，消除拥挤边后，用先后衔接的基于实验模拟的连线负载模型来估算连线电学参数，全等变换技术来计算连线延迟，通过用户给定的延迟信息表用查表+插值的方法来计算门延迟等三个步骤计算路径总延迟值，然后，用增强考虑了耦合效应的关键路径上线网的权值以减小线网附近的布线密度，从而也减小了耦合电容和路径总延迟的方法来优化电路时延。它能准确地计算电路的实际延迟时间；利用耦合效应对时延的影响，减少关键路径的耦合电容，导致关键路径总延迟下降和整个电路时延优化。
-
公开(公告)号：CN1687934A
公开(公告)日：2005-10-26
申请号：CN200510011712.4
申请日：2005-05-13
Applicant: 清华大学
IPC: G06F17/50
Abstract: 多端线网插入缓冲器优化时延的标准单元总体布线方法属于IC CAD技术领域，其特征在于：在统计时延前先优化布线拥挤；在优化电路时延时先用公知的基于关键网络技术优化时延的标准单元总体布线方法为电路构造关键网络，再用最小割方法找出对时延优化明显而拥挤劣化又小的一组线网，对其中的多端线网用时延最优布线树替换后，在源点到关键漏点的路径上，先把时延最优布线树转化为带有分支的布线树，再根据SAKURAI时延计算公式，从路径最优插入点和最优分支插入点的时延改善中选择其最大时延改善值的点作为缓冲器插入点；然后再判断该点是否符合初始约束指标。它相对传统方法，可在更短时间内得到突出的时延优化结果。
-
-
-
-
-
-
-
-
-
Search Results
14
records
(took 0.015 seconds)
