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公开(公告)号：CN112540743B
公开(公告)日：2024-05-07
申请号：CN202011520746.7
申请日：2020-12-21
Applicant: 清华大学
Abstract: 本发明公开了一种面向可重构处理器的有无符号乘累加器及方法，其中该乘累加器包括：符号位处理单元，用于根据标志位判断要进行有符号或无符号运算，根据被加数判断要进行乘法或乘累加运算；根据判断结果对被乘数、乘数、被加数进行符号位处理；编码单元，用于对经过符号位处理的乘数进行编码产生Booth‑4编码信号；部分积产生单元，用于根据编码信号对经过符号位处理的被乘数进行部分积运算，得到多个部分积；部分积及进位确定单元，用于对多个部分积及经过符号位处理的被加数进行压缩，得到一个部分积和进位；结果处理单元对一个部分积和进位进行累加，得到有无符号乘或乘累加结果。本发明可以实现高能效、快速和灵活的有无符号乘累加。
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公开(公告)号：CN112486245B
公开(公告)日：2023-03-10
申请号：CN202011491834.9
申请日：2020-12-17
Applicant: 清华大学
Abstract: 本发明实施例提供了一种可重构阵列时钟门控控制方法、装置、设备及介质，其中，该方法包括：将可重构阵列划分为输出端口、AXI总线和可重构处理单元三个区域，分别判断每个区域的运行情况；根据每个区域的运行情况，通过使能信号分别动态控制各个区域的时钟的开启或关闭。该方案提出了分层次、分区域控制时钟的方式，在降低功耗的同时，有利于提高时钟门控的灵活性，有利于降低时钟门控过程的复杂度。
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公开(公告)号：CN112559053B
公开(公告)日：2022-06-03
申请号：CN202011518287.9
申请日：2020-12-21
Applicant: 清华大学
IPC: G06F9/38 , G06F15/177
Abstract: 本发明提供了一种可重构处理器数据同步处理方法及装置，涉及通信技术领域，该方法包括获取第一节点的第一运算时刻信息、可重构处理器各节点的运算周期信息和间隔周期信息；根据第一运算时刻信息、运算周期信息和间隔周期信息计算第一节点的多个后继节点的第二运算时刻信息；后继节点与第一节点存在直接或间接的依赖关系；根据第二运算时刻信息计算除第一节点和多个后继节点外的剩余节点的第三运算时刻信息；根据第一运算时刻信息、第二运算时刻信息和第三运算时刻信息控制可重构处理器同步处理待处理任务。本发明实施例提供了对于高并行流水任务面对存储资源有限导致的访存冲突的解决方案。
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公开(公告)号：CN112433773B
公开(公告)日：2021-11-30
申请号：CN202011465401.6
申请日：2020-12-14
Applicant: 清华大学
IPC: G06F9/4401
Abstract: 本发明提供了一种可重构处理器的配置信息记录方法及装置，该方法包括：采集可重构处理器的配置信息；采用预定义的配置信息格式，记录所述配置信息；其中，所述预定义的配置信息格式为满足预设长度要求的配置信息格式，包括配置信息长度的扩展位和多个配置信息编码的保留位。本发明可以对可重构处理器的配置信息格式进行描述，扩展性强，灵活性高。
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公开(公告)号：CN112486908A
公开(公告)日：2021-03-12
申请号：CN202011510855.0
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种层次化的多RPU多PEA的可重构处理器，包括：4个可重构处理器块RPU；其中，每个RPU包括：4个处理单元阵列PEA；其中，每个PEA包括：8×8个处理单元PE，以及与8×8个PE配合完成运算任务的处理单元阵列控制器、协处理器接口、配置控制器、数据控制器和数据共享存储器。本发明可以通过层次化的多RPU多PEA的粗粒度可重构阵列的结构，使得处理器的扩展变得简单，提升了灵活性，并降低了设计和控制的复杂度，能够间接地降低功耗，提升了性能。
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Patent Agency Ranking
公开(公告)号：CN112486903A
公开(公告)日：2021-03-12
申请号：CN202011503241.X
申请日：2020-12-18
Applicant: 清华大学
Abstract: 本发明实施例提供了一种可重构处理单元、可重构处理单元阵列及其运行方法，其中，该方法包括：在取配置的流水环节中，读取该可重构处理单元的配置信息；在译码和取数的流水环节中，对配置信息进行译码并根据所述配置信息读取数据；在执行的流水环节中，根据配置信息对读取的数据进行运算操作或访存操作；在写回的流水环节中，根据配置信息对数据进行存储器的写回操作，各流水环节并行运行。该方案可重构处理单元实现共四级流水环节，各流水环节并行运行，在执行的流水环节中实现了运算操作功能和访存操作功能并存且运算操作和访存操作分离式运行，使得实现了执行的流水环节更细的流水设计，有利于提高可重构处理单元阵列的计算能力和计算性能。
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公开(公告)号：CN112486245A
公开(公告)日：2021-03-12
申请号：CN202011491834.9
申请日：2020-12-17
Applicant: 清华大学
Abstract: 本发明实施例提供了一种可重构阵列时钟门控控制方法、装置、设备及介质，其中，该方法包括：将可重构阵列划分为输出端口、AXI总线和可重构处理单元三个区域，分别判断每个区域的运行情况；根据每个区域的运行情况，通过使能信号分别动态控制各个区域的时钟的开启或关闭。该方案提出了分层次、分区域控制时钟的方式，在降低功耗的同时，有利于提高时钟门控的灵活性，有利于降低时钟门控过程的复杂度。
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公开(公告)号：CN112486903B
公开(公告)日：2024-07-23
申请号：CN202011503241.X
申请日：2020-12-18
Applicant: 清华大学
Abstract: 本发明实施例提供了一种可重构处理单元、可重构处理单元阵列及其运行方法，其中，该方法包括：在取配置的流水环节中，读取该可重构处理单元的配置信息；在译码和取数的流水环节中，对配置信息进行译码并根据所述配置信息读取数据；在执行的流水环节中，根据配置信息对读取的数据进行运算操作或访存操作；在写回的流水环节中，根据配置信息对数据进行存储器的写回操作，各流水环节并行运行。该方案可重构处理单元实现共四级流水环节，各流水环节并行运行，在执行的流水环节中实现了运算操作功能和访存操作功能并存且运算操作和访存操作分离式运行，使得实现了执行的流水环节更细的流水设计，有利于提高可重构处理单元阵列的计算能力和计算性能。
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公开(公告)号：CN112486907B
公开(公告)日：2024-06-25
申请号：CN202011510851.2
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种可重构处理器上多层循环任务的硬件实现方法，包括：配置CGRA上实现多层循环任务的顶层型配置信息和PE运算配置信息；将顶层型配置信息载入CGRA的处理单元阵列PEA，将PEA循环迭代次数存入全局寄存器，通过PEA的控制器和全局寄存器完成PEA层次循环任务；将顶层型配置信息载入CGRA的处理单元PE，将PE循环迭代次数存入局部寄存器，通过PE的控制器和局部寄存器完成PE层次循环任务；将PE运算配置信息中的迭代次数和迭代间隔存入全局寄存器或局部寄存器，基于PE的控制器完成PE中单条配置层次循环任务。本发明减少了从外部配置存储器读取配置信息的次数，从而提升了整个CGRA的运算性能。
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公开(公告)号：CN112487352B
公开(公告)日：2022-06-10
申请号：CN202011503222.7
申请日：2020-12-18
Applicant: 清华大学
Abstract: 本发明实施例提供了一种可重构处理器上快速傅里叶变换运算方法及可重构处理器，其中，该方法包括：将共享存储器中的bank按照地址由低到高分为第一共享存储器和第二共享存储器；将第一层运算的初始数据存入第一共享存储器，将第一层运算的控制信息存入第二共享存储器，通过可重构处理器中的处理单元阵列以第一层运算为当前层运算开始循环执行以下步骤：读取并根据当前层运算所需计算的初始数据和当前层运算的控制信息进行计算，将当前层运算的计算结果存入第一共享存储器，在处理单元阵列进行当前层运算的同时，将下一层运算的控制信息存入第二共享存储器，以当前层运算的计算结果作为下一层运算的初始数据，将下一层运算视为新的当前层运算。
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