公开(公告)号：CN113593622B

公开(公告)日：2023-06-06

申请号：CN202110913509.5

申请日：2021-08-10

Applicant: 清华大学

Inventor： 刘家隆 ,  唐文骏 ,  李学清 ,  杨华中 ,  刘勇攀

IPC: G11C13/00 ,  G11C5/14 ,  G11C7/18 ,  G11C8/14

Abstract: 本公开涉及一种存内计算装置及运算装置，所述装置包括：计算阵列，包括多个存内计算模块，所述存内计算模块包括第一字线、第二字线、第三字线、第一位线、第二位线、第三位线、第四位线、第一存储单元及第二存储单元；控制模块，连接于所述计算阵列，用于：控制所述第一字线、所述第三字线的电压状态，以控制所述存内计算模块的工作模式为写模式、读模式及保持模式的任意一种。本公开实施例提出的存内计算装置具有低电路复杂度、低功耗、高准确度、较快运算速度的特点。

公开(公告)号：CN110765710B

公开(公告)日：2021-11-30

申请号：CN201911005612.9

申请日：2019-10-22

Applicant: 清华大学

Inventor： 刘家隆 ,  马铭远 ,  朱振华 ,  汪玉 ,  杨华中

IPC: G06F30/327

Abstract: 本发明公开了一种基于非易失器件的通用逻辑综合方法及装置，其中，该方法包括：获取基础逻辑门描述文件和电路描述文件，将基础逻辑门描述文件和电路描述文件输入开源电路综合工具中进行编译生成基础逻辑门网表文件；根据映射规则生成器和基础逻辑门描述文件生成逻辑门位置约束关系，以逻辑门位置约束关系、基础逻辑门网表文件和实际内存约束为约束条件，以最小延迟为优化目标，输入优化求解器进行优化，生成优化结果。该方法可以对任何非易失基本逻辑实现方案进行逻辑综合，在逻辑实现层面考虑物理内存限制及延时、能效优化，并进一步对逻辑综合工具的运行时间进行加速优化。

公开(公告)号：CN113593622A

公开(公告)日：2021-11-02

申请号：CN202110913509.5

申请日：2021-08-10

Applicant: 清华大学

Inventor： 刘家隆 ,  唐文骏 ,  李学清 ,  杨华中 ,  刘勇攀

IPC: G11C13/00 ,  G11C5/14 ,  G11C7/18 ,  G11C8/14

Abstract: 本公开涉及一种存内计算装置及运算装置，所述装置包括：计算阵列，包括多个存内计算模块，所述存内计算模块包括第一字线、第二字线、第三字线、第一位线、第二位线、第三位线、第四位线、第一存储单元及第二存储单元；控制模块，连接于所述计算阵列，用于：控制所述第一字线、所述第三字线的电压状态，以控制所述存内计算模块的工作模式为写模式、读模式及保持模式的任意一种。本公开实施例提出的存内计算装置具有低电路复杂度、低功耗、高准确度、较快运算速度的特点。

公开(公告)号：CN118132033A

公开(公告)日：2024-06-04

申请号：CN202310077302.8

申请日：2023-01-17

Applicant: 清华大学

Inventor： 唐文骏 ,  李学清 ,  龙玮杭 ,  刘家隆 ,  陈德赟 ,  钟逸伦 ,  蒋琛 ,  杨华中

IPC: G06F7/52 ,  G06F15/78

Abstract: 本公开涉及一种感存算融合装置、芯片和电子设备，所述装置包括：多个感存算单元，感存算单元包括K个传感元件，所述传感元件的第一端连接于字线，传感元件的第二端连接于位线，所述传感元件可感测外部输入量的变化，其中，K≥0且为整数；控制单元，用于：控制所述字线、所述位线的电压，以使得所述感存算单元执行目标操作；读取所述位线的电压或电流以获得操作结果。本公开实施例通过传感元件实现感存算单元，将存内计算与传感结合，通过传感元件实现对外界环境的传感，通过控制所述字线、所述位线的电压，以使得所述感存算单元执行目标操作，可以实现设备的原地传感、存储和计算，可以降低连线、控制复杂度，降低延时，提高可靠性及能效。

公开(公告)号：CN114298297A

公开(公告)日：2022-04-08

申请号：CN202111665757.9

申请日：2021-12-31

Applicant: 清华大学

Inventor： 李学清 ,  唐文骏 ,  刘家隆 ,  蒋琛 ,  刘勇攀 ,  杨华中

IPC: G06N3/063 ,  G11C11/54 ,  G11C5/06

Abstract: 本公开涉及一种存内计算装置、芯片及电子设备，所述装置包括：存算阵列，包括至少一个存内计算单元，所述存内计算单元包括第一开关、第二开关、第三开关、第四开关、耦合电容、第一位线、第二位线、第三位线、第一字线、第二字线及第三字线；控制模块，连接于所述存算阵列，用于控制各个字线、各个位线的电压状态，以通过所述存算阵列读写数据，或进行存内计算。本公开实施例通过将第一开关、第二开关和第三开关、第四开关设置为差分的形式，通过第二开关、第三开关的两个端口之间电压的差值确定存储值，可以实现高精度、低电路复杂度、高能效的存内计算，且具有较长的数据保持时间，数据刷新开销小，具有高可靠性的特点。

公开(公告)号：CN110765710A

公开(公告)日：2020-02-07

申请号：CN201911005612.9

申请日：2019-10-22

Applicant: 清华大学

Inventor： 刘家隆 ,  马铭远 ,  朱振华 ,  汪玉 ,  杨华中

IPC: G06F30/327

Abstract: 本发明公开了一种基于非易失器件的通用逻辑综合方法及装置，其中，该方法包括：获取基础逻辑门描述文件和电路描述文件，将基础逻辑门描述文件和电路描述文件输入开源电路综合工具中进行编译生成基础逻辑门网表文件；根据映射规则生成器和基础逻辑门描述文件生成逻辑门位置约束关系，以逻辑门位置约束关系、基础逻辑门网表文件和实际内存约束为约束条件，以最小延迟为优化目标，输入优化求解器进行优化，生成优化结果。该方法可以对任何非易失基本逻辑实现方案进行逻辑综合，在逻辑实现层面考虑物理内存限制及延时、能效优化，并进一步对逻辑综合工具的运行时间进行加速优化。