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公开(公告)号：CN111683252B
公开(公告)日：2021-11-09
申请号：CN202010529635.6
申请日：2020-06-11
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04N19/42 , H04N21/24 , H04N21/226 , H04N21/231
Abstract: 本申请公开了一种视频压缩图像的输出系统，包括：压缩模块用于每当压缩完一帧图像数据后置入缓存模块中；缓存模块；控制模块；数据写入控制器用于每当BMC管理模块清除一次中断信号时，基于先进先出的规则从缓存模块中读取出一帧图像数据写入至预设的内存区域中并通过控制模块输出一次中断信号，以使BMC管理模块将该帧图像数据从内存区域中读取之后，清除该次中断信号；当确定出当前存在的中断信号未被BMC管理模块清除且持续时长超过预设的时长阈值时，按照预设的主动丢帧规则进行丢帧；BMC管理模块。应用本申请的方案，避免了图像撕裂的情况。本申请还提供了一种服务器以及一种视频压缩图像的输出方法，具有相应效果。
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公开(公告)号：CN111948512A
公开(公告)日：2020-11-17
申请号：CN202010567709.5
申请日：2020-06-19
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G01R31/28
Abstract: 本申请公开了一种cable的信号完整性测试方法、装置及计算机可读存储介质，方法包括：根据待测试信号的信号类型确定出对应的码型和时钟速率；依据时钟速率和码型设置对应的测试信号；向待测cable发送测试信号，并接收经过待测cable传输的测试信号；通过判断设置的测试信号和接收到的测试信号是否一致来确定出待测cable的信号完整性。本方法测试操作过程便捷，且能够根据直观地根据设置的测试信号和接收到的测试信号是否相同来确定出通过待测cable传输测试信号是否存在误码，从而确定出待测cable的信号完整性，因此本方法的信号完整性测试更加直观，能够进一步提升用户使用体验。
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公开(公告)号：CN111858205A
公开(公告)日：2020-10-30
申请号：CN202010614657.2
申请日：2020-06-30
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本申请公开了一种芯片调试方法，应用于设置了主时钟以及调试时钟的芯片中，包括：在接收到主时钟运行指令之后，基于主时钟运行芯片，且基于主时钟监控芯片的即时运行数据并存储至预设的存储区域中；在主时钟停止之后，基于调试时钟将当前监控到的芯片的即时运行数据存储至存储区域中；在接收到数据导出指令时，基于调试时钟将存储区域中的数据进行导出以进行芯片调试。应用本申请的方案，通过双时钟有效地获取到芯片的即时运行数据，实现芯片调试。本申请还提供了一种芯片调试系统，具有相应技术效果。
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公开(公告)号：CN111736678A
公开(公告)日：2020-10-02
申请号：CN202010537351.1
申请日：2020-06-12
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本申请公开了一种芯片复位电路，包括第一逻辑电路，第二逻辑电路、延时芯片以及或门；第一逻辑电路与第二逻辑电路均分别连接复位按键与基板管理控制器，且二者对复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行相反的逻辑运算，分别输出第一电平与第二电平。第一电平经延时芯片延迟后输出至或门，第二电平无延迟直接输出至或门。或门对延时芯片输出的电平与第二电平进行或逻辑运算得到第三电平，并输出第三电平至目标芯片。该电路可在实现两个复位信号任意一个均可复位芯片的同时，解决两个复位信号中任意一个信号拉低后无法恢复为高电平而导致芯片挂死的问题。本申请还公开了一种芯片复位方法及设备，均具有上述技术效果。
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公开(公告)号：CN105843561B
公开(公告)日：2018-11-16
申请号：CN201610262010.1
申请日：2016-04-25
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F3/06
Abstract: 本发明公开了一种存储空间的缓冲方法，包括：接收数据输入端当前拍输入的待缓冲数据；判断待缓冲数据的个数是否超过当前缓冲行的剩余缓冲个数，待缓冲数据的地址是否与当前缓冲行中的已缓冲数据的地址有冲突；当待缓冲数据的个数不超过当前缓冲行的剩余缓冲个数，且待缓冲数据的地址与当前缓冲行中的已缓冲数据的地址没有冲突时，将待缓冲数据写入当前缓冲行中；否则将待缓冲数据写入下一缓冲行中。通过对缓冲数据的个数和地址进行分析，当待缓冲数据的个数和地址都满足条件时，就将待缓冲数据写入当前缓冲行，这样可以有效地节约存储空间，避免存储空间的浪费，提高了缓冲效率。此外，本发明还公开一种存储空间的缓冲装置。
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Patent Agency Ranking
公开(公告)号：CN105138870B
公开(公告)日：2018-09-07
申请号：CN201510644519.8
申请日：2015-10-08
Applicant: 浪潮(北京)电子信息产业有限公司
Inventor： 童元满
Abstract: 本发明实施例公开了一种芯片合法性鉴别方法及装置，包括：终端获取随机数，对所述随机数进行第一次加密，得出第一密文，并将所述随机数和所述第一密文发送给被鉴芯片；所述被鉴芯片对所述随机数进行第二次加密得出第二密文，并判断所述第二密文与所述第一密文是否相同，若相同，则对所述随机数进行第三次加密所得到第三密文，并将所述第三密文发送给所述终端；所述终端对所述随机数进行第四次加密，得出第四密文；所述终端判断所述第四密文是否与所述第三密文相同；若相同，则所述被鉴芯片为合法芯片。本实施例通过这种双向鉴别机制可以有效避免非法的鉴别请求，确保只有合法的芯片鉴别方才能够对芯片进行鉴别，以确保芯片鉴别时的安全性。
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公开(公告)号：CN105072048B
公开(公告)日：2018-04-10
申请号：CN201510618012.5
申请日：2015-09-24
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L12/801
Abstract: 本发明公开了一种报文存储调度方法，包括：获取待调度报文；根据预设写入条件，将相同特征信息的所述待调度报文存储在相同的存储阵列中；将所述待调度报文的特征信息与其存储于所述存储阵列中的地址信息的对应关系存储于缓存阵列中；获取各个存储阵列的当前条目信息，所述当前条目信息为用于指示各个存储阵列中的报文是否可以调度进入处理模块的有效位信息组；当所述当前条目信息指示有效时，对应存储阵列中的报文可调度进入所述处理模块；根据预设调度规则，从当前条目信息指示为有效的存储阵列中读取待调度报文进入所述处理模块。本申请解决了相同特征信息的报文在同一时间处理可能出现的阻塞和死锁的问题，具有操作简便、可靠性高的优点。
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公开(公告)号：CN104363141B
公开(公告)日：2017-12-12
申请号：CN201410687270.4
申请日：2014-11-25
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L12/26
Abstract: 本发明公开一种基于处理器系统的现场可编程门阵列(FPGA)验证方法及系统。上述方法包括以下步骤：监控模块根据配置的待监控的协议特征字，监控特征协议的处理情况，若监控到所述特征协议的处理发生错误时，所述监控模块锁定出现错误的处理器的当前状态，在向量表中标记出现错误的处理器对应的向量位置，并发送错误报告信息至接口模块；所述接口模块根据接收的所述错误报告信息，获取并输出出现错误的处理器的协议处理内容以供分析。本发明公开的基于处理器系统的FPGA验证方法及系统，能够解决现有技术中处理器系统的FPGA验证难以有效调试及定位故障的问题。
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公开(公告)号：CN105279048A
公开(公告)日：2016-01-27
申请号：CN201510866695.6
申请日：2015-12-01
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明公开了一种数据恢复方法及装置，该方法包括：如果由指定区域读取到的指定数据存在错误，则读取预先将原始数据存储至指定区域时对该原始数据的指定位进行异或得到的原异或信息、按照指定算法对该原始数据进行计算得到的原校验码及该原始数据在具有与原校验码一致的校验码的全部数据中所处位置的原位置信息；生成与原异或信息对应的N个初选数据，并按照指定算法计算每个初选数据的目标校验码；确定与原校验码一致的目标校验码对应的初选数据为终选数据，并确定终选数据在具有与原校验码一致的校验码的全部数据中所处的位置为目标位置信息；确定与原位置信息一致的目标位置信息对应的终选数据为原始数据，从而保证了数据的可靠性。
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公开(公告)号：CN105243342A
公开(公告)日：2016-01-13
申请号：CN201510645956.1
申请日：2015-10-08
Applicant: 浪潮(北京)电子信息产业有限公司
Inventor： 童元满
IPC: G06F21/76
CPC classification number: G06F21/76
Abstract: 本发明实施例公开了一种基于一次可编程查找表的标准单元逻辑电路，包括：基于反熔丝的存储单元阵列、状态放大和编程控制逻辑电路；其中，若所述标准单元逻辑电路有2n个输入的字线使能信号WL，有m个输入的位线使能信号BLS，则所述存储单元阵列为2n行m列的存储单元阵列，所述状态放大和编程控制逻辑电路为m个，且每个状态放大和编程控制逻辑电路与所述每个状态放大和编程控制逻辑电路相对应的一列存储单元均相连。本实施例中的存储单元阵列为基于反熔丝的存储单元阵列，反熔丝电路在编程之后不具有可逆性，且只能编程一次，能保障芯片的核心逻辑不受木马电路的干扰或破坏，保证核心私密数据的安全存储，不被后门电路窃取。
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