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公开(公告)号：CN119156117A
公开(公告)日：2024-12-17
申请号：CN202310705443.X
申请日：2023-06-14
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明公开了一种具有OTP单元的MRAM装置及制备方法，应用于MRAM装置技术领域，包括在设置有磁性隧道结的芯片表面设置顶部连线掩膜；顶部连线掩膜对应预设OTP区域的刻蚀位置，包括OTP区域的磁性隧道结的至少一面侧壁；基于顶部连线掩膜对芯片进行刻蚀，直至OTP区域的磁性隧道结对应刻蚀位置的侧壁，损伤磁性隧道结的绝缘层；在刻蚀芯片形成的顶部连线凹槽中，填充导电介质，形成顶部连线。通过刻蚀损伤磁性隧道结至少一侧的绝缘层，实现MRAM OTP在写入方向上的优化。而上述制备过程的前段工艺与其他工艺兼容且不额外增加光罩，从而实现以较少的成本制作具有OTP单元的MRAM装置。
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公开(公告)号：CN118829345A
公开(公告)日：2024-10-22
申请号：CN202310419986.5
申请日：2023-04-19
Applicant: 浙江驰拓科技有限公司
IPC: H10N50/01 , H10N50/10 , H10N50/80 , H10B61/00 , H01L21/033
Abstract: 本申请涉及磁存储器领域，公开了一种磁存储器及其制作方法，包括：获得磁存储器的预制结构体；预制结构体包括底部电路结构、底部电极、存储单元材料层、掩膜结构体，掩膜结构体包括硬掩膜，且硬掩膜之间不连通；氧化掩膜结构体，在掩膜结构体的侧壁形成氧化层，得到处理后掩膜结构体；以处理后掩膜结构体作为掩膜，刻蚀存储单元材料层，形成存储单元；底部电极位于存储单元在水平面的投影范围内；在存储单元的上表面制作顶部电路结构，得到磁存储器。本申请在掩膜结构体的侧壁形成氧化层，可以抑制掩膜结构体在刻蚀时发生反溅，且底部电极在存储单元的水平投影范围内，底部电极不会发生反溅，因此可以极大地降低发生反溅的情况，提升良率。
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公开(公告)号：CN118265438A
公开(公告)日：2024-06-28
申请号：CN202211700769.5
申请日：2022-12-26
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供一种磁性存储单元的制造方法，包括：提供衬底，衬底上形成有底部互连结构及位于底部互连结构上的MTJ底电极；在MTJ底电极上形成磁性隧道结，磁性隧道结顶部保留有金属硬掩膜；沉积保护层和层间介质；对层间介质进行平坦化处理；回刻蚀层间介质和保护层，使得金属硬掩膜露出表面及其部分侧壁；在金属硬掩膜上形成顶电极金属层；刻蚀顶电极金属层及其下方的层间介质和所述保护层，形成MTJ顶电极。本发明改进了MTJ顶电极的制备工艺。
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公开(公告)号：CN116761435A
公开(公告)日：2023-09-15
申请号：CN202210213392.4
申请日：2022-03-04
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请公开了一种存储器及其制作方法，包括在底电路层的上表面同时形成存储阵列区的底电极以及逻辑区的第一顶部接触体；在存储阵列区待处理存储单元层的上表面和逻辑区形成图形化介质层；在图形化介质层的通孔中同时形成硬掩膜层和第二顶部接触体；硬掩膜层对应底电极，第二顶部接触体与第一顶部接触体接触连接；刻蚀待处理存储单元层形成存储单元层，得到存储器。本申请在形成存储阵列区的底电极的同时形成逻辑区的第一顶部接触体，在形成存储阵列区的硬掩膜层的同时形成逻辑区的第二顶部接触体，即逻辑区的顶部接触体分两次制作，且每次制作与存储阵列区中的结构同时完成，简化存储器的制作工艺，同时减少光罩的使用，降低成本。
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公开(公告)号：CN116435250A
公开(公告)日：2023-07-14
申请号：CN202111683205.0
申请日：2021-12-30
Applicant: 浙江驰拓科技有限公司
IPC: H01L21/768 , H10B61/00
Abstract: 本发明提供一种MRAM存储器的制备方法，包括：提供一衬底，所述衬底包括阵列区和逻辑区；在衬底表面沉积介质，形成阵列区的第一介质层以及逻辑区介质层，之后阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露逻辑区介质层；在阵列区介质硬掩膜层上形成第二介质层，并补充逻辑区介质层；进行光刻和刻蚀，在阵列区形成用于暴露磁性隧道结材料层的第一穿孔，以及，在逻辑区形成用于暴露底部金属线的第二穿孔；在第一穿孔和第二穿孔中填充金属，并进行平坦化处理，形成阵列区的金属硬掩膜层和逻辑区金属通孔；基于金属硬掩膜层对磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结。
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Patent Agency Ranking
公开(公告)号：CN118632612A
公开(公告)日：2024-09-10
申请号：CN202310232447.0
申请日：2023-03-07
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请提供了一种半导体器件的制作方法以及半导体器件。该方法包括：首先，获取第一保护层与第一金属层以及MTJ存储单元的尺寸关系，得到关系式，并根据关系式、第一金属层的预计尺寸以及MTJ存储单元的预计尺寸，确定第一保护层的厚度为目标厚度；然后，提供包括第一介质层以及位于第一介质层的部分表面上的MTJ存储单元的基底；之后，在第一介质层以及MTJ存储单元的裸露表面上形成层叠的第一保护层以及第二介质层，使得第一保护层的厚度为目标厚度；之后，去除部分第二介质层以及部分第一保护层，得到第一沟槽；最后，在第一沟槽中形成第二金属层，并在第二金属层的远离基底的部分表面上形成第一金属层。保证了半导体器件的性能较好。
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公开(公告)号：CN117320457A
公开(公告)日：2023-12-29
申请号：CN202210688925.4
申请日：2022-06-17
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明公开了一种存储芯片的制备方法及存储芯片，应用于存储芯片技术领域，通过先在底电路层表面的阵列区以及逻辑区同时设置底部电极材料，刻蚀出底部电极，而存储单元与逻辑通孔均落在底部电极表面，通过该底部电极可以有效减少在逻辑区与阵列区的高度差，即降低逻辑通孔高度目的，进而降低对互联金属填充的要求，使得填充效果更好，增加产品可靠性。
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公开(公告)号：CN116761496A
公开(公告)日：2023-09-15
申请号：CN202210204154.7
申请日：2022-03-02
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请公开了一种阻式存储器及其制作方法，包括在底电路层的上表面依次沉积底电极层和硬掩膜层；采用反应离子刻蚀方式刻蚀硬掩膜层，得到图形化硬掩膜层；以图形化硬掩膜层作为掩膜，采用离子束刻蚀方式刻蚀底电极层，形成预处理底电极；底电极层未被刻穿；在预处理底电极上形成电极介质侧壁层；刻蚀电极介质侧壁层并刻穿电极层未被刻穿的区域，形成底电极；在底电极的上表面依次形成存储单元层和顶电路层，得到阻式存储器。本申请用反应离子刻蚀和离子束刻蚀相结合的方式制作底电极，解决制作小尺寸底电极过程中对设备的严格要求，能够在工艺设备或尺寸控制水平不佳情况下，满足阻式存储器对底电极的苛刻要求，降低制作难度。
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公开(公告)号：CN118866674A
公开(公告)日：2024-10-29
申请号：CN202310485555.9
申请日：2023-04-28
Applicant: 浙江驰拓科技有限公司
IPC: H01L21/3065 , H01L21/683
Abstract: 本发明涉及晶片制造领域，特别是涉及一种改善晶边缺陷的光刻方法及芯片，通过接收待光刻晶片；所述待光刻晶片为经过洗边的晶片；获取所述待光刻晶片对应的边缘平坦度参数；根据所述边缘平坦度参数确定介质补偿参数；根据所述介质补偿参数在所述待光刻晶片的底面设置介质层，得到光刻前置物，使所述光刻前置物的各个位置的厚度一致；将所述光刻前置物放置于晶圆载物台上，使所述光刻前置物的底面位于同一平面上，再对所述光刻前置物进行光刻。本发明通过在经过洗边的晶片背面设置厚度不一的介质层，补齐被洗边过程减薄的位置的厚度，将所述待光刻晶片的正面也变为平面，消除正面原本由于洗边造成的高低差提升了图形化的质量与一致性。
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公开(公告)号：CN116935911A
公开(公告)日：2023-10-24
申请号：CN202210332881.1
申请日：2022-03-31
Applicant: 浙江驰拓科技有限公司
IPC: G11C11/16
Abstract: 本发明公开了一种基于MRAM的一次性可编程存储器，涉及半导体制造领域，该基于MRAM的一次性可编程存储器包括存储单元、参考单元及比较电路，其中存储单元中包括第一磁性隧道结，并且存储单元中的第一金属柱的等效电阻远小于所述第一磁性隧道结为平行态时的等效电阻，所以存储单元的等效电阻主要由第一磁性隧道结的状态决定，本发明中的存储单元的存储原理和结构与MRAM一致，因此可以利用相同的生产工艺生产MRAM、一次性可编程存储单元及一次性可编程存储器，降低了生产成本，简化了生产工艺。
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