-
公开(公告)号：CN119677114A
公开(公告)日：2025-03-21
申请号：CN202311213644.4
申请日：2023-09-19
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种随机存取存储器及其制作方法。该随机存取存储器包括：基底，具有间隔设置的第一导电通道和第二导电通道，且第一导电通道和第二导电通道均自基底的第一表面延伸至基底中；存储单元，位于第一表面上，且与第一导电通道接触；第一绝缘介质层，位于第一表面上，且覆盖存储单元的侧壁；阻挡层，位于第一绝缘介质层远离存储单元的一侧；第一金属层，位于基底具有存储单元的一侧，且第一金属层与存储单元远离基底的一侧接触。通过本申请，降低了随机存取存储器的制作成本。
-
公开(公告)号：CN119562522A
公开(公告)日：2025-03-04
申请号：CN202311126181.8
申请日：2023-09-01
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种磁随机存储器。该磁随机存储器包括：存储阵列，包括多个第一存储单元和多个第二存储单元，多个第一存储单元分布于多个第二存储单元的外周，且每个第一存储单元和每个第二存储单元均包括顺序层叠的第一铁磁层、隧穿势垒层和第二铁磁层，其中，第一铁磁层具有第一表面，第二铁磁层具有第二表面，第一表面和第二表面在第一延伸方向上的垂直距离为第一高度；磁屏蔽结构，包括磁屏蔽层和/或至少一个磁屏蔽柱，磁屏蔽层位于第一铁磁层远离隧穿势垒层的一侧，存储阵列在磁屏蔽层上具有投影，每个磁屏蔽柱在第一延伸方向上具有第二高度，第二高度大于或等于第一高度，磁屏蔽柱环绕于多个第一存储单元的外周。
-
公开(公告)号：CN118678869A
公开(公告)日：2024-09-20
申请号：CN202310273800.X
申请日：2023-03-15
Applicant: 浙江驰拓科技有限公司
IPC: H10N50/80 , H10N50/10 , H01L23/552 , H10N50/01 , H10B61/00
Abstract: 本发明公开了一种基于磁隧道结的芯片结构及芯片结构的制作方法，应用于存储芯片领域，该芯片结构包括：磁隧道结和至少设置在磁隧道结一侧的磁屏蔽结构；磁屏蔽结构朝向磁隧道结的方向开有通孔；通孔朝向磁隧道结的开口处无磁场分布。本发明通过在磁隧道结外设置磁屏蔽结构，能够在存在外磁场的情况下避免外磁场对基于磁隧道结制备的器件产生干扰，通过在磁屏蔽结构朝向磁隧道结的方向开有通孔，能够解决当不存在外部磁场的情况下，磁屏蔽结构发生自发磁化，进而对基于磁隧道结制备的器件产生干扰的问题。
-
公开(公告)号：CN112444764B
公开(公告)日：2024-08-23
申请号：CN201910817850.3
申请日：2019-08-30
Applicant: 中电海康集团有限公司 , 浙江驰拓科技有限公司
IPC: G01R33/12
Abstract: 本申请提供了一种翻转磁场的测试方法，该测试方法包括以下步骤：将多个待测的阻变器件串联，形成待测器件组，各阻变器件包括至少一个磁性层；在待测器件组所在的空间内施加测试磁场，测量待测器件组的测试电阻；重复施加测试磁场，直到待测器件组的至少部分磁性层发生翻转，得到第一关系式，第一关系式为测试电阻与测试磁场之间的关系式，且得到的至少部分测试电阻不同，每次重复过程中，后一次的测试磁场大于或者小于前一次的测试磁场；至少根据第一关系式获取待测器件组的相关参数，相关参数包括待测器件组的翻转磁场的均值和翻转磁场的标准差。相较于多个器件多次测量方法，该测试方法可以有效节省测试时间，极大提升测试效率。
-
公开(公告)号：CN117809705A
公开(公告)日：2024-04-02
申请号：CN202211206876.2
申请日：2022-09-23
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供一种SOT‑MRAM单元、存储器及其写入方法。所述SOT‑MRAM单元包括：一条自旋轨道矩提供线；第一MOS晶体管，第一MOS晶体管的栅极与写字线连接，自旋轨道矩提供线的一端通过第一MOS晶体管连接至源线，自旋轨道矩提供线的另一端连接至第一位线；位于自旋轨道矩提供线上的多个存储位元，每个存储位元均包括磁性隧道结、第二MOS晶体管和逻辑电路，各第二MOS晶体管的栅极分别对应连接至各所述逻辑电路的输出端，各第二MOS晶体管的源极分别连接至不同的第二位线，各第二MOS晶体管的漏极分别连接至不同的磁性隧道结，各逻辑电路用于根据各自对应的磁性隧道结的短路状态值和各条读字线的值产生不同的写使能信号。
-
Patent Agency Ranking
公开(公告)号：CN117711455A
公开(公告)日：2024-03-15
申请号：CN202211055666.8
申请日：2022-08-30
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明涉及自旋轨道矩磁阻式随机存储器领域，特别是公开了一种SOT‑MRAM存储单元及其读取、写入方法，包括MTJ组件、设置于所述MTJ组件的底端的自旋轨道效应层及沿位线方向依次设置的第一写入晶体管、第二写入晶体管及读取晶体管；所述读取晶体管与所述第二写入晶体管串联，且所述读取晶体管的源极与所述源线相连，所述读取晶体管的漏极分别与所述第二写入晶体管的源极及MTJ组件的顶端相连；所述第二写入晶体管的漏极与所述自旋轨道效应层的第一端相连；所述第一写入晶体管与串联后的所述读取晶体管及所述第二写入晶体管并联；所述自旋轨道效应层的第二端连接于所述位线。本发明降低了存储单元的占用面积，提高了存储密度。
-
公开(公告)号：CN117425391A
公开(公告)日：2024-01-19
申请号：CN202210791519.0
申请日：2022-07-06
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供一种SOT‑MRAM器件及其制造方法。该SOT‑MRAM器件包括：分立的两个底部电极；位于两个底部电极之间的鳍式支撑结构；位于鳍式支撑结构侧壁并在两个底部电极上延伸的导电层；位于鳍式支撑结构及其侧壁导电层上方的存储单元层叠结构。本发明的SOT‑MRAM器件形成存储单元层叠结构，具有足够大的过刻蚀窗口。
-
公开(公告)号：CN117320457A
公开(公告)日：2023-12-29
申请号：CN202210688925.4
申请日：2022-06-17
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明公开了一种存储芯片的制备方法及存储芯片，应用于存储芯片技术领域，通过先在底电路层表面的阵列区以及逻辑区同时设置底部电极材料，刻蚀出底部电极，而存储单元与逻辑通孔均落在底部电极表面，通过该底部电极可以有效减少在逻辑区与阵列区的高度差，即降低逻辑通孔高度目的，进而降低对互联金属填充的要求，使得填充效果更好，增加产品可靠性。
-
公开(公告)号：CN117279483A
公开(公告)日：2023-12-22
申请号：CN202210647331.9
申请日：2022-06-09
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种存储单元、其制作方法及具有其的存储器。该存储单元包括多个具有第一表面的底电极，多个底电极间隔设置在衬底上，在底电极的第一表面上一一对应设置有导电连接部，在导电连接部远离底电极的一侧设置有轨道层，让轨道层与每个导电连接部接触，使得导电连接部将轨道层与底电极进行连接，然后在轨道层远离导电连接部的一侧设置有磁隧道结，并通过使磁隧道结与每个导电连接部在衬底上的正投影部分重叠，从而避免在刻蚀磁隧道结的过程中轨道层被破坏而导致磁存储器报废。
-
公开(公告)号：CN116761496A
公开(公告)日：2023-09-15
申请号：CN202210204154.7
申请日：2022-03-02
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请公开了一种阻式存储器及其制作方法，包括在底电路层的上表面依次沉积底电极层和硬掩膜层；采用反应离子刻蚀方式刻蚀硬掩膜层，得到图形化硬掩膜层；以图形化硬掩膜层作为掩膜，采用离子束刻蚀方式刻蚀底电极层，形成预处理底电极；底电极层未被刻穿；在预处理底电极上形成电极介质侧壁层；刻蚀电极介质侧壁层并刻穿电极层未被刻穿的区域，形成底电极；在底电极的上表面依次形成存储单元层和顶电路层，得到阻式存储器。本申请用反应离子刻蚀和离子束刻蚀相结合的方式制作底电极，解决制作小尺寸底电极过程中对设备的严格要求，能够在工艺设备或尺寸控制水平不佳情况下，满足阻式存储器对底电极的苛刻要求，降低制作难度。
-
-
-
-
-
-
-
-
-
Search Results
160
records
(took 0.047 seconds)
