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公开(公告)号：CN100530652C
公开(公告)日：2009-08-19
申请号：CN200810060087.6
申请日：2008-03-05
Applicant: 浙江大学
Abstract: 本发明公开了一种用于静电放电保护的可控硅，包括P型衬底，所述的P型衬底上设有紧密相连的N阱和P阱，由P阱指向N阱的方向，所述的P阱和N阱上依次设有第一P+注入区、第一N+注入区、第二N+注入区、第二P+注入区、第三P+注入区和第三N+注入区，所述的P阱和N阱边界线设于第二N+注入区或第二P+注入区下方，第一P+注入区和第一N+注入区之间、第二N+注入区和第二P+注入区之间、第三P+注入区和第三N+注入区之间通过浅壕沟隔离，第一N+注入区和第二N+注入区之间、第二P+注入区和第三P+注入区之间的N阱或P阱表面覆有多晶硅层，P阱或N阱与多晶硅层通过SiO2氧化层隔离。本发明的可控硅触发电压低，能在相应范围内自由调整且具有高热击穿电流。
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公开(公告)号：CN100477221C
公开(公告)日：2009-04-08
申请号：CN200710068137.0
申请日：2007-04-19
Applicant: 浙江大学
Abstract: 本发明涉及一种静电放电防护器件。现有的可控硅SCR防静电的效果不是非常理想。本发明在传统的可控硅SCR基础上，在阱间N+注入区的两侧设置有衬底保护浅壕沟隔离STI。阱区上方对应N+注入区与P+注入区之间、N+注入区与衬底保护浅壕沟隔离STI之间、P+注入与衬底保护浅壕沟隔离STI之间的位置设置有纵向多晶硅，纵向多晶硅与阱区之间设置有SiO2氧化层。纵向多晶硅包括P+注入多晶硅区、N+注入多晶硅区和本征多晶硅区。本发明在不增加布局面积的情况下，静电电流的泄放电流的通道增加了，静电防护的性能提高了。同时可以通过改变本征多晶硅的长度调整该防护电路的触发电压值。
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公开(公告)号：CN100470803C
公开(公告)日：2009-03-18
申请号：CN200710067516.8
申请日：2007-03-05
Applicant: 浙江大学
Abstract: 本发明涉及一种静电放电防护电路。现有的可控硅SCR防静电的效果不理想。本发明的阱区上方设置有多晶硅层和SiO2氧化层。多晶硅层和SiO2氧化层的长度大于或等于N阱的P+注入区靠近P阱的侧面与P阱N+注入区靠近N阱的侧面之间的距离。多晶硅层和SiO2氧化层开有与注入区对应的通孔。本发明可以使中心N+注入区、N+注入区和P+注入区能够穿越通孔注入到对应的阱区，能够显著地提高静电电流泄放的有效面积，更均匀、更分散、更快地泄放掉，从而提高了静电放电防护电路的静电耐受力，有效提高防护静电能力。
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公开(公告)号：CN101047180A
公开(公告)日：2007-10-03
申请号：CN200710068136.6
申请日：2007-04-19
Applicant: 浙江大学
Abstract: 本发明涉及一种可以分散静电泄放电流的静电放电防护器件。现有的可控硅SCR在恶劣的静电环境下防静电的效果不是非常理想。本发明在P型衬底上间隔设置有N阱和P阱。每个N阱内设有两个P+注入区和一个N+注入区，P+注入区设置在N+注入区的两侧。每个P阱内设有两个N+注入区和一个P+注入区，N+注入区设置在P+注入区的两侧。每个N阱和P阱内连接处顶部设置有阱间N+注入区。所有注入区之间是用浅壕沟隔离STI进行隔离。本发明在静电冲击现象发生的时候，N阱和P阱中的电流可以向两边分散，相比于传统的简单地用单向的SCR并联，能够流经更大的静电泄放电流，从而提高了该静电放电防护电路的防护能力。
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公开(公告)号：CN101252579B
公开(公告)日：2012-01-25
申请号：CN200810059858.X
申请日：2008-02-22
Applicant: 浙江大学
IPC: H04L29/06
Abstract: 本发明涉及一种网络层的打包解包方法。目前的网络层打包解包方法系统控制的复杂度高、实时性低。本发明方法具体为：打包流程从数据信息寄存器中读取需要打包的数据信息以及存储的位置，根据该信息到相应的数据存储区进行数据的读取操作，按照数据报文要求添加常数字段和时间戳信息，打包完毕后，给上层发送一个结束信号；解包流程收到网卡的数据接收中断后，记录该中断信息，并传递给上层的PTP处理单元，解除所接收报文的MAC头和IP头，判断所接收报文的类型，并按照该类型做不同处理，解包完毕后，给上层发送一个数据包解包完毕信号。本发明中的IP打包解包方法，可以简化整个系统的控制复杂度，节省硬件面积，适用于基于以太网的工业控制系统。
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Patent Agency Ranking
公开(公告)号：CN101626154B
公开(公告)日：2011-12-07
申请号：CN200910304274.9
申请日：2009-07-13
Applicant: 浙江大学
Abstract: 本发明公开了一种集成电路的片上ESD全芯片防护电路，它包括电源箝位单元(14)、RealVDD外部电源总线(30)和Real VSS外部电源总线(31)分别与核心电路(15)的芯片引脚焊盘直接相连接，VirtualVDD内部电源线(32)通过电源VDD开关(34)与Real VDD外部电源总线(30)连接，VirtualVSS内部电源线(33)通过电源VSS开关(35)与Real VSS外部电源总线(31)连接；在输入\输出端设置有ESD开关电路(37)、ESD防护单元(36)；在外部电源总线30和31间设置ESD检测电路(38)。本发明能有效地改善ESD防护的可靠性。
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公开(公告)号：CN101232522B
公开(公告)日：2010-06-16
申请号：CN200810059857.5
申请日：2008-02-22
Applicant: 浙江大学
Abstract: 本发明涉及一种网卡驱动方法。现有技术由于灵活性不够，导致不同模块之间通信效率的降低。本发明方法是：按照网卡的时序要求，配置好网卡的寄存器；根据网卡具体工作需要的参数对网卡进行初始化；监测是否有网卡给出的中断信息和上层给出的发送使能信息，若没有，则处在等待状态；如果接收到上层给出的发送使能信息，则进入数据发送流程；如果接收到网卡给出的中断信息，则进入中断处理流程；如果网卡的写指针没有发生变化，进入数据接收流程。本发明引入了应答等待机制，上层可以随时利用该驱动结束对网卡的数据传输过程，只需要向网卡驱动发出数据结束信号即可。这种基于时间的方法大大增强了网卡驱动的通用性。
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公开(公告)号：CN101236967A
公开(公告)日：2008-08-06
申请号：CN200810060088.0
申请日：2008-03-05
Applicant: 浙江大学
Abstract: 本发明公开了一种反相器内嵌的可控硅，包括P型衬底，P型衬底上设有紧密相连的N阱和P阱，由N阱指向P阱的方向，所述的N阱和P阱上依次设有第一N+注入区、第一P+注入区、第二P+注入区、第二N+注入区、第三N+注入区和第三P+注入区，所述的P阱和N阱边界位于第二P+注入区的下方，第一N+注入区和第一P+注入区之间、第三N+注入区和第三P+注入区通过浅壕沟隔离，第二P+注入区和第二N+注入区紧密相连，第一P+注入区和第二P+注入区之间、第二N+注入区和第三N+注入区之间的N阱或P阱表面覆由多晶硅层，P阱或N阱与多晶硅层通过SiO2氧化层隔离。本发明的本发明提供的反相器内嵌的可控硅触发电压可调，同时整个反相器内嵌于SCR之内，不额外增加面积。
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公开(公告)号：CN101232522A
公开(公告)日：2008-07-30
申请号：CN200810059857.5
申请日：2008-02-22
Applicant: 浙江大学
Abstract: 本发明涉及一种网卡驱动方法。现有技术由于灵活性不够，导致不同模块之间通信效率的降低。本发明方法是：按照网卡的时序要求，配置好网卡的寄存器；根据网卡具体工作需要的参数对网卡进行初始化；监测是否有网卡给出的中断信息和上层给出的发送使能信息，若没有，则处在等待状态；如果接收到上层给出的发送使能信息，则进入数据发送流程；如果接收到网卡给出的中断信息，则进入中断处理流程；如果网卡的写指针没有发生变化，进入数据接收流程。本发明引入了应答等待机制，上层可以随时利用该驱动结束对网卡的数据传输过程，只需要向网卡驱动发出数据结束信号即可。这种基于时间的方法大大增强了网卡驱动的通用性。
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公开(公告)号：CN101236967B
公开(公告)日：2012-04-11
申请号：CN200810060088.0
申请日：2008-03-05
Applicant: 浙江大学
Abstract: 本发明公开了一种反相器内嵌的可控硅，包括P型衬底，P型衬底上设有紧密相连的N阱和P阱，由N阱指向P阱的方向，所述的N阱和P阱上依次设有第一N+注入区、第一P+注入区、第二P+注入区、第二N+注入区、第三N+注入区和第三P+注入区，所述的P阱和N阱边界位于第二P+注入区的下方，第一N+注入区和第一P+注入区之间、第三N+注入区和第三P+注入区通过浅壕沟隔离，第二P+注入区和第二N+注入区紧密相连，第一P+注入区和第二P+注入区之间、第二N+注入区和第三N+注入区之间的N阱或P阱表面覆由多晶硅层，P阱或N阱与多晶硅层通过SiO2氧化层隔离。本发明的本发明提供的反相器内嵌的可控硅触发电压可调，同时整个反相器内嵌于SCR之内，不额外增加面积。
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