公开(公告)号：CN1613142A

公开(公告)日：2005-05-04

申请号：CN03802018.1

申请日：2003-01-08

Applicant: 株式会社瑞萨科技 ,  瑞萨北日本半导体公司 ,  日立超大规模集成电路系统株式会社

Inventor： 菊地洋明 ,  泽田敏昭 ,  山本裕彦

IPC: H01L21/285 ,  H01L21/205 ,  H01L21/28 ,  H01L29/78

CPC classification number: C23C16/45557 ,  C23C16/4401 ,  H01L21/28017 ,  H01L21/28035 ,  H01L21/28525 ,  H01L21/28556 ,  H01L21/32051 ,  Y10S438/905 ,  Y10S438/909

Abstract: 本申请涉及半导体集成电路器件的制造方法。在用低压CVD设备形成掺杂硅膜时，用下述方式抑制来自另一个类似的硅膜的杂质的扩散(所述另一个类似的硅膜已经形成在淀积室的内壁上)：在上面形成有栅极氧化物膜(绝缘膜)的半导体衬底被插入CVD设备(第一成膜设备)的淀积室中之后，加热淀积室的内部，同时，相对于在大气压下加热淀积室内部所需的时间A，使随后在被调节到真空或者不大于大气压的压强下在淀积室中进行的加热所需的时间B最小化。然后开始形成掺杂的硅膜。此时，控制A和B之间的关系，使之满足下述关系：0.1×B≤A≤13×B。