公开(公告)号：CN1615527A

公开(公告)日：2005-05-11

申请号：CN02827348.6

申请日：2002-02-20

Applicant: 株式会社瑞萨科技 ,  日立超大规模集成电路系统株式会社

Inventor： 宫崎晋也 ,  加藤圭 ,  山内宏道

IPC: G11C17/14 ,  H01L27/10

CPC classification number: G11C16/28 ,  G11C17/12 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/115

Abstract: 一种半导体集成电路，它在一个半导体衬底上具有非易失存储器和利用存储在所述非易失存储器中的信息来执行逻辑运算的逻辑电路。此非易失存储器包含位线(b1和b1b)、字线(w1_n)、以及存储单元(20)。此存储单元包含其栅电极与字线连接的MOS晶体管(M1和M2)。根据MOS晶体管的一个源/漏电极是与源线(cs)连接还是被浮置而进行信息储存。在对存储单元存取操作的预定期间之外的其它期间中，使构成存储单元的MOS晶体管的源/漏电极之间的电位差为0。因此，防止了亚阈值漏电流在待机时通过存储单元。在存取操作中的预定期间中，在MOS晶体管的源/漏电极之间产生电位差。因此，位线电位能够由于字线的选择而变化。

公开(公告)号：CN100423131C

公开(公告)日：2008-10-01

申请号：CN02827348.6

申请日：2002-02-20

Applicant: 株式会社瑞萨科技 ,  日立超大规模集成电路系统株式会社

Inventor： 宫崎晋也 ,  加藤圭 ,  山内宏道

IPC: G11C17/14 ,  H01L27/10

Abstract: 一种半导体集成电路，它在一个半导体衬底上具有非易失存储器和利用存储在所述非易失存储器中的信息来执行逻辑运算的逻辑电路。此非易失存储器包含位线(b1和b1b)、字线(w1_n)、以及存储单元(20)。此存储单元包含其栅电极与字线连接的MOS晶体管(M1和M2)。根据MOS晶体管的一个源/漏电极是与源线(cs)连接还是被浮置而进行信息储存。在对存储单元存取操作的预定期间之外的其它期间中，使构成存储单元的MOS晶体管的源/漏电极之间的电位差为0。因此，防止了亚阈值漏电流在待机时通过存储单元。在存取操作中的预定期间中，在MOS晶体管的源/漏电极之间产生电位差。因此，位线电位能够由于字线的选择而变化。

公开(公告)号：CN1525487A

公开(公告)日：2004-09-01

申请号：CN200410002495.8

申请日：2004-01-20

Applicant: 株式会社瑞萨科技 ,  日立超大规模集成电路系统株式会社

Inventor： 高泽义生 ,  山田利夫 ,  小泽信一 ,  金井建男 ,  加藤实 ,  山内宏道 ,  荒木俊祐

IPC: G11C11/4063 ,  G11C11/409 ,  G11C7/00

CPC classification number: G11C5/14 ,  G11C7/12 ,  G11C7/22 ,  G11C17/12 ,  G11C2207/2227

Abstract: 待机状态下存储器中浪费的功耗被降低了而不降低从存储器读出数据的操作速度。半导体集成电路具有能够进入激活状态或待机状态的存储器，且存储器具有存储单元与之连接的位线和源线的电压发生电路。电压发生电路响应于从激活状态到待机状态转换的指令，使位线的电位和源线的电位彼此相等。电压发生电路响应于从待机状态到激活状态转换的指令，产生位线与源线之间的电位差。在待机状态中，位线的电位和源线的电位彼此相等。因此，在各个存储单元的源与漏之间不出现子阈值泄漏。在激活状态中，源线电位不变化。因此，不降低数据读出操作的速度。