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公开(公告)号：CN1221957A
公开(公告)日：1999-07-07
申请号：CN98116144.8
申请日：1994-06-01
Applicant: 株式会社日立制作所
IPC: G11C16/02
CPC classification number: G11C16/10
Abstract: 一种半导体存储器件,其中存储单元的状态相对于器件中的每一个数据线来确定,以便自动控制编程的继续和暂停等。该半导体存储器件包括设置为阵列形式的半导体存储单元阵列、与多个存储单元组共接的字线和数据线,各数据线都具有读出放大器,该存储器件还包括与各读出放大器相连接的公共数据线,所述各存储单元设置在第一读出放大器和第二读出放大器之间,且设置在第一公共数据线和第二公共数据线之间。
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公开(公告)号：CN1087474C
公开(公告)日：2002-07-10
申请号：CN94106214.7
申请日：1994-06-01
Applicant: 株式会社日立制作所
IPC: G11C16/06
CPC classification number: G11C16/10
Abstract: 一种半导体非易失性存储器件，其中存储单元的状态相对于器件中的每一个数据线来确定，以便自动控制编程的继续和暂停等。器件包括设置为阵列形式的非易失性半导体存储单元阵列、与多个存储单元组的控制栅共接的字线W1和W2及多个存储单元的漏极共接其上的数据线，各数据线都具有预充电电路、带有读出放大器和数据锁存器功能的数据保持电路和状态探测电路。再编程相对于连接到同一字线的所有存储单元(区段)同时进行。
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公开(公告)号：CN1112276A
公开(公告)日：1995-11-22
申请号：CN94119189.3
申请日：1994-12-22
Applicant: 株式会社日立制作所
IPC: G11C11/34
CPC classification number: G11C29/804 , G11C29/806 , G11C29/808
Abstract: 在有用主字线和字线分级的行译码器的半导体存储装置中，不增加备用主字线数，就能提高对故障的补救线数。能用最小的冗余电路面积提高芯片的合格率。该半导体存储装置对由多个存储单元构成的正常及备用存储字块进行再分块、即使故障地址扩及到多个正常主字线，也能不增加备用主字线就能进行替换。
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Patent Agency Ranking
公开(公告)号：CN1045133C
公开(公告)日：1999-09-15
申请号：CN94119189.3
申请日：1994-12-22
Applicant: 株式会社日立制作所
IPC: G11C11/34
CPC classification number: G11C29/804 , G11C29/806 , G11C29/808
Abstract: 在有用主字线和字线分级的行译码器的半导体存储装置中，不增加备用主字线数，就能提高对故障的补救线数。能用最小的冗余电路面积提高芯片的合格率。该半导体存储装置对由多个存储单元构成的正常及备用存储字块进行再分块、即使故障地址扩及到多个正常主字线，也能不增加备用主字线就能进行替换。
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公开(公告)号：CN1118069C
公开(公告)日：2003-08-13
申请号：CN98116144.8
申请日：1994-06-01
Applicant: 株式会社日立制作所
IPC: G11C16/02
CPC classification number: G11C16/10
Abstract: 一种半导体存储器件，其中存储单元的状态相对于器件中的每一个数据线来确定，以便自动控制编程的继续和暂停等。该半导体存储器件包括设置为阵列形式的半导体存储单元阵列、与多个存储单元组共接的字线和数据线，各数据线都具有读出放大器，该存储器件还包括与各读出放大器相连接的公共数据线，所述各存储单元设置在第一读出放大器和第二读出放大器之间，且设置在第一公共数据线和第二公共数据线之间。
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公开(公告)号：CN1214516A
公开(公告)日：1999-04-21
申请号：CN98120853.3
申请日：1998-09-30
Applicant: 株式会社日立制作所 , 日立超爱尔爱斯爱系统股份有限公司
CPC classification number: G11C8/12
Abstract: 与逻辑电路混合布局的RAM模块具有多个存储器堆及一个控制电路。分别相应于各个存储器堆并以串联形式电连接的算术电路。固定的地址设置信号提供给初始级算术电路的输入端。提供给下一级或次级算术电路的输入信号或从其输出的信号被定义为自－指定(own－assigned)地址信号。与上述的每一个算术电路有关的比较器比较地址信号与存储器访问时的地址信号输入。基于最终的一致信号选择相应的存储器堆。
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公开(公告)号：CN1100553A
公开(公告)日：1995-03-22
申请号：CN94106214.7
申请日：1994-06-01
Applicant: 株式会社日立制作所
IPC: G11C16/06
CPC classification number: G11C16/10
Abstract: 一种半导体非易失性存储器件，其中存储单元的状态相对于器件中的每一个数据线来确定，以便自动控制编程的继续和暂停等。器件包括设置为阵列形式的非易失性半导体存储单元阵列、与多个存储单元组的控制栅共接的字线W1和W2及多个存储单元的漏极共接其上的数据线，各数据线都具有预充电电路、带有读出放大器和数据锁存器功能的数据保持电路和状态探测电路。再编程相对于连接到同一字线的所有存储单元(区段)同时进行。
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公开(公告)号：CN1175424C
公开(公告)日：2004-11-10
申请号：CN98120853.3
申请日：1998-09-30
Applicant: 株式会社日立制作所 , 日立超爱尔爱斯爱系统股份有限公司
CPC classification number: G11C8/12
Abstract: 与逻辑电路混合布局的RAM模块具有多个存储器堆及一个控制电路。分别相应于各个存储器堆并以串联形式电连接的算术电路。固定的地址设置信号提供给初始级算术电路的输入端。提供给下一级或次级算术电路的输入信号或从其输出的信号被定义为自-指定(own-assigned)地址信号。与上述的每一个算术电路有关的比较器比较地址信号与存储器访问时的地址信号输入。基于最终的一致信号选择相应的存储器堆。
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