公开(公告)号：CN110414029A

公开(公告)日：2019-11-05

申请号：CN201910256473.0

申请日：2019-03-29

Applicant: 株式会社日立制作所

Inventor： 上园巧 ,  鸟羽忠信 ,  白石雅裕 ,  原田英雄 ,  西川悟史

IPC: G06F17/50

Abstract: 本发明提供一种控制装置的逻辑安装时的必要资源削减技术和验证技术。具备以下单元来构成半导体LSI设计装置：通过赋予功能块的运算顺序的连接信息而生成组合电路的单元，该组合电路通过组合根据应用程序规格在功能块库中定义的功能块而构成；将所述组合电路转换为能够应用于以时分方式多次使用功能块的顺序电路的运算顺序信息的单元；根据生成的运算顺序信息逆转换为组合电路的单元；验证所述组合电路和逆转换的组合电路的逻辑等价性的单元；以及结合所述运算顺序信息、所述顺序电路以及功能块的单元。

公开(公告)号：CN110414029B

公开(公告)日：2023-06-27

申请号：CN201910256473.0

申请日：2019-03-29

Applicant: 株式会社日立制作所

Inventor： 上园巧 ,  鸟羽忠信 ,  白石雅裕 ,  原田英雄 ,  西川悟史

IPC: G06F30/343 ,  G06F30/331

Abstract: 本发明提供一种控制装置的逻辑安装时的必要资源削减技术和验证技术。具备以下单元来构成半导体LSI设计装置：通过赋予功能块的运算顺序的连接信息而生成组合电路的单元，该组合电路通过组合根据应用程序规格在功能块库中定义的功能块而构成；将所述组合电路转换为能够应用于以时分方式多次使用功能块的顺序电路的运算顺序信息的单元；根据生成的运算顺序信息逆转换为组合电路的单元；验证所述组合电路和逆转换的组合电路的逻辑等价性的单元；以及结合所述运算顺序信息、所述顺序电路以及功能块的单元。