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公开(公告)号：CN1262012C
公开(公告)日：2006-06-28
申请号：CN02124599.1
申请日：2002-06-28
Applicant: 株式会社东芝
Inventor： 金子哲也
IPC: H01L27/10
CPC classification number: G11C7/12 , G11C11/401 , G11C11/4074 , G11C11/4085 , G11C11/4094 , G11C2207/104
Abstract: 本发明的半导体集成电路包括备有具有包含第1MOS晶体管的多个存储单元的第1存储单元阵列和产生当使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，在半导体芯片11上形成的第1DRAM电路，和备有具有包含具有与第1MOS晶体管不同特性的第2MOS晶体管的多个存储单元的第2存储单元阵列和产生当使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路，在半导体芯片11上形成的第2DRAM存储电路。
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公开(公告)号：CN1113347A
公开(公告)日：1995-12-13
申请号：CN95101850.7
申请日：1995-02-25
Applicant: 株式会社东芝
IPC: H01L27/10
CPC classification number: G11C5/147 , G11C8/08 , G11C11/4074
Abstract: 一种即使外加电源变动也可抑制其内部电源电压变化的半导体集成电路装置。该装置包括集成电路部件、降压电路及升压电路。降压电路用某一电位限制具有电位电平变动的外加电位Vcc、使其降为降压电位фD。升压电路以фD为电源并把фD升压成可用做上述集成电路部件电路动作电源的升压电位фP。即使Vcc的电平发生变化、升压电路的动作也不易变化。且从降压电位生为升压电位，故扩展了升压电位фP的恒定区域、扩大了装置的动作容限。
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公开(公告)号：CN1078730C
公开(公告)日：2002-01-30
申请号：CN95120907.8
申请日：1995-12-15
Applicant: 株式会社东芝
Inventor： 金子哲也
IPC: G11C11/40
CPC classification number: G11C11/4087 , G11C5/145 , G11C11/4085 , G11C11/4091
Abstract: 本发明的半导体装置由升压电路、存储单元阵列MCA1、MCA2、读出放大器电路S/A、传送门电路(Q4、Q5、Q9、Q10)、均衡电路(Q1、Q2、Q3、Q6、Q7、Q8)构成，并具有在存储单元阵列MCA1、MCA2中的任何一个存储单元都未被选择时给MOS晶体管Q4-Q8的栅极加以升压电位VPP的控制电路。采用本发明，可以把接到升压电路输出端的去耦电容的容量设定得很小，从而对削减芯片面积做出贡献。
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公开(公告)号：CN1040377C
公开(公告)日：1998-10-21
申请号：CN95101850.7
申请日：1995-02-25
Applicant: 株式会社东芝
CPC classification number: G11C5/147 , G11C8/08 , G11C11/4074
Abstract: 一种即使外加电源变动也可抑制其内部电源电压变化的半导体集成电路装置。该装置包括集成电路部件、降压电路及升压电路。降压电路用某一电位限制具有电位电平变动的外加电位Vcc、使其降为降压电位ΦD。升压电路以ΦD为电源并把ΦD升压成可用做上述集成电路部件电路动作电源的升压电位ΦP。即使Vcc的电平发生变化、升压电路的动作也不易变化。且从降压电位生为升压电位，故扩展了升压电位ΦP的恒定区域、扩大了装置的动作容限。
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公开(公告)号：CN1109638A
公开(公告)日：1995-10-04
申请号：CN94113497.0
申请日：1994-12-28
Applicant: 株式会社东芝
IPC: H01L27/10
CPC classification number: G11C11/4085 , G11C5/145
Abstract: 本发明目的在于提供具有即使变更产品规格也能够以最佳电流驱动力驱动负载电路的升压电位产生电路的半导体存储装置。用升压电位产生电路13恒定地产生高于外加电压的外压电位φ，并作为电源供给负载电路15。用升压电位控制电路11监视升压电位φ3，用电流能力控制电路12把控制信号φ2A供给升压电位产生电路13，通过负载电路15的负载大时加大反之则减小升压电位电路13的电流供给能力，使得即使变更负载也能以最佳电流驱动能力驱动负载。
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Patent Agency Ranking
公开(公告)号：CN1132396A
公开(公告)日：1996-10-02
申请号：CN95120907.8
申请日：1995-12-15
Applicant: 株式会社东芝
Inventor： 金子哲也
IPC: G11C11/40
CPC classification number: G11C11/4087 , G11C5/145 , G11C11/4085 , G11C11/4091
Abstract: 本发明的半导体装置由升压电路、存储单元阵列MCA1、MCA2、读出放大器电路S/A、传送门电路(Q4、Q5、Q9、Q10)、均衡电路(Q1、Q2、Q3、Q6、Q7、Q8)构成，并具有在存储单元阵列MCA1、MCA2中的任何一个存储单元都未被选择时给MOS晶体管Q4～Q8的栅极加以升压电位Vpp的控制电路。采用本发明，可以把接到升压电路输出端的去耦电容的容量设定得很小，从而对削减芯片面积做出贡献。
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公开(公告)号：CN1447431A
公开(公告)日：2003-10-08
申请号：CN02124599.1
申请日：2002-06-28
Applicant: 株式会社东芝
Inventor： 金子哲也
IPC: H01L27/10
CPC classification number: G11C7/12 , G11C11/401 , G11C11/4074 , G11C11/4085 , G11C11/4094 , G11C2207/104
Abstract: 本发明的半导体集成电路包括备有具有包含第1MOS晶体管的多个存储单元的第1存储单元阵列和产生当使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，在半导体芯片11上形成的第1DRAM电路，和备有具有包含具有与第1MOS晶体管不同特性的第2MOS晶体管的多个存储单元的第2存储单元阵列和产生当使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路，在半导体芯片11上形成的第2DRAM存储电路。
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公开(公告)号：CN1041580C
公开(公告)日：1999-01-06
申请号：CN94113497.0
申请日：1994-12-28
Applicant: 株式会社东芝
IPC: H01L27/00
CPC classification number: G11C11/4085 , G11C5/145
Abstract: 本发明目的在于提供具有即使变更产品规格也能够以最佳电流驱动力驱动负载电路的升压电位产生电路的半导体存储器件。用升压电位产生电路13恒定地产生高于外加电压的外压电位φ，并作为电源供给负载电路15。用升压电位控制电路11监视升压电位φ3，用电流能力控制电路12把控制信号φ2A供给升压电位产生电路13，通过负载电路15的负载大时加大反之则减小升压电位电路13的电流供给能力，使得即使变更负载也能以最佳电流驱动能力驱动负载。
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公开(公告)号：CN1038005C
公开(公告)日：1998-04-08
申请号：CN94115685.0
申请日：1994-09-09
Applicant: 株式会社东芝
IPC: G11C11/40
Abstract: 一种半导体存储装置，在一对位线BL、BL间连接有均衡电路14和读出放大器15。均衡电路由3个MOS管11、12、13组成，各管栅极供以由电平变换电路16输出的均衡控制信号ΦEQL。读出放大器放大两位线间产生的电位差并检出数据。内部升压电压产生电路17恒定地产生比端子10上的外加电压Vcc高的升压电压Vint，以供给电平变换电路。电平变换电路16把输入控制信号ΦEQL，变换成升压电压Vint以产生均衡控制信号ΦEQL。
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公开(公告)号：CN1108788A
公开(公告)日：1995-09-20
申请号：CN94115685.0
申请日：1994-09-09
Applicant: 株式会社东芝
IPC: G11C11/40
Abstract: 一种半导体存储装置，在一对位线BL、BL间连接有均衡电路14和读出放大器15。均衡电路由3个MOS管11、12、13组成，各管栅极供以由电平变换电路16输出的均衡控制信号ΦEQL。读出放大器放大两位线间产生的电位差并检出数据。内部升压电压产生电路17恒定地产生比端子10上的外加电压VCC高的升压电压Vint，以供给电平变换电路。电平变换电路16把输入控制信号ΦEQL，变换成升压电压Vint以产生均衡控制信号ΦEQL。
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