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公开(公告)号：CN101641747A
公开(公告)日：2010-02-03
申请号：CN200880006997.4
申请日：2008-12-22
Applicant: 株式会社东芝
Inventor： 永嵨宏行
IPC: G11C29/00
CPC classification number: G11C29/883 , G11C29/76 , G11C29/82 , G11C29/88
Abstract: 提供了一种半导体存储器装置，其具有多个存储器基元层，即使部分存储器基元层被判定为是有缺陷的，也可以使用所述存储器基元层。该半导体存储器装置包括：堆叠的存储器基元阵列，其具有层叠的多个存储器基元层，每一个存储器基元层中具有多个块；层品质信息存储电路(10)，其可存储层品质信息，该层品质信息指示出单独的存储器基元层是正常存储器基元层还是缺陷存储器基元层，以便将其中所发现的缺陷块的数目等于或大于预定数目的存储器基元层识别为缺陷存储器基元层并将其他的存储器基元层识别为正常存储器基元层；以及地址转换电路(11)，其中如果从外部输入的外部输入地址对应于在缺陷存储器基元层中的块，则该外部输入地址被地址转换以便对应于正常存储器基元层的块。
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公开(公告)号：CN101828236B
公开(公告)日：2014-03-12
申请号：CN200880112062.4
申请日：2008-09-09
Applicant: 株式会社东芝
IPC: G11C13/00 , H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C11/5685 , G11C13/0004 , G11C13/0009 , G11C13/004 , G11C13/0064 , G11C2013/0054 , G11C2013/0073 , G11C2213/56 , G11C2213/71 , G11C2213/72
Abstract: 一种非易失性半导体存储器件包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器。脉冲产生器操作性地基于三值或更高的写入数据而产生用于使所述可变电阻器的电阻按三个或更多的阶段变化的多个类型的写入脉冲。选择电路操作性地基于写入地址而从所述存储器基元阵列选择写入目标存储器基元并将从所述脉冲产生器产生的所述写入脉冲供给到所述选择的存储器基元。
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公开(公告)号：CN101828236A
公开(公告)日：2010-09-08
申请号：CN200880112062.4
申请日：2008-09-09
Applicant: 株式会社东芝
IPC: G11C13/00 , H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C11/5685 , G11C13/0004 , G11C13/0009 , G11C13/004 , G11C13/0064 , G11C2013/0054 , G11C2013/0073 , G11C2213/56 , G11C2213/71 , G11C2213/72
Abstract: 一种非易失性半导体存储器件包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器。脉冲产生器操作性地基于三值或更高的写入数据而产生用于使所述可变电阻器的电阻按三个或更多的阶段变化的多个类型的写入脉冲。选择电路操作性地基于写入地址而从所述存储器基元阵列选择写入目标存储器基元并将从所述脉冲产生器产生的所述写入脉冲供给到所述选择的存储器基元。
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公开(公告)号：CN101828234B
公开(公告)日：2013-12-25
申请号：CN200880111698.7
申请日：2008-10-17
Applicant: 株式会社东芝
IPC: G11C13/00
CPC classification number: G11C13/0069 , G06F12/0246 , G06F12/0893 , G11C11/005 , G11C13/0004 , G11C13/0007 , G11C13/0033 , G11C16/3431 , G11C2213/11 , G11C2213/31 , G11C2213/34 , G11C2213/56 , G11C2213/72
Abstract: 一种信息处理系统包括：主存储器，操作为存储数据；以及控制电路，操作为存取所述主存储器的数据。所述主存储器包括非易失性半导体存储器设备和DRAM，所述非易失性半导体存储器设备包含均使用可变电阻器的电可擦除可编程非易失性存储器基元，所述DRAM被设置为在所述控制电路与所述非易失性半导体存储器设备之间的高速缓存存储器。所述非易失性半导体存储器设备具有重写存储的数据的刷新模式。所述控制电路基于对所述非易失性半导体存储器设备的存取数目以所述刷新模式激活所述非易失性半导体存储器设备。
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Patent Agency Ranking
公开(公告)号：CN101828235A
公开(公告)日：2010-09-08
申请号：CN200880112046.5
申请日：2008-10-17
Applicant: 株式会社东芝
IPC: G11C13/00
CPC classification number: G11C13/0007 , G11C11/5678 , G11C11/5685 , G11C13/0004 , G11C13/0064 , G11C13/0069 , G11C13/0097 , G11C16/3413 , G11C16/3463 , G11C2013/0073 , G11C2013/0092 , G11C2213/11 , G11C2213/31 , G11C2213/34 , G11C2213/56 , G11C2213/71 , G11C2213/72
Abstract: 一种非易失性半导体存储器件包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器。脉冲产生器基于写入数据而产生用于使所述可变电阻器的电阻变化的多个类型的写入脉冲。选择电路将由所述脉冲产生器产生的写入脉冲施加到所述存储器基元。感测放大器对所述存储器基元执行校验读取。状态判定电路基于所述感测放大器的输出而判定校验结果。控制电路基于所述状态判定电路的所述校验结果而对所述存储器基元执行附加的写入。
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公开(公告)号：CN101641747B
公开(公告)日：2014-04-02
申请号：CN200880006997.4
申请日：2008-12-22
Applicant: 株式会社东芝
Inventor： 永嵨宏行
IPC: G11C29/00
CPC classification number: G11C29/883 , G11C29/76 , G11C29/82 , G11C29/88
Abstract: 本发明提供了一种半导体存储器装置，其具有多个存储器基元层，即使部分存储器基元层被判定为是有缺陷的，也可以使用所述存储器基元层。该半导体存储器装置包括：堆叠的存储器基元阵列，其具有层叠的多个存储器基元层，每一个存储器基元层中具有多个块；层品质信息存储电路(10)，其可存储层品质信息，该层品质信息指示出单独的存储器基元层是正常存储器基元层还是缺陷存储器基元层，以便将其中所发现的缺陷块的数目等于或大于预定数目的存储器基元层识别为缺陷存储器基元层并将其他的存储器基元层识别为正常存储器基元层；以及地址转换电路(11)，其中如果从外部输入的外部输入地址对应于在缺陷存储器基元层中的块，则该外部输入地址被地址转换以便对应于正常存储器基元层的块。
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公开(公告)号：CN103594115A
公开(公告)日：2014-02-19
申请号：CN201310603463.2
申请日：2008-10-17
Applicant: 株式会社东芝
CPC classification number: G11C13/0069 , G06F12/0246 , G06F12/0893 , G11C11/005 , G11C13/0004 , G11C13/0007 , G11C13/0033 , G11C16/3431 , G11C2213/11 , G11C2213/31 , G11C2213/34 , G11C2213/56 , G11C2213/72
Abstract: 一种信息处理系统包括：主存储器，操作为存储数据；以及控制电路，操作为存取所述主存储器的数据。所述主存储器包括非易失性半导体存储器设备和DRAM，所述非易失性半导体存储器设备包含均使用可变电阻器的电可擦除可编程非易失性存储器基元，所述DRAM被设置为在所述控制电路与所述非易失性半导体存储器设备之间的高速缓存存储器。所述非易失性半导体存储器设备具有重写存储的数据的刷新模式。所述控制电路基于对所述非易失性半导体存储器设备的存取数目以所述刷新模式激活所述非易失性半导体存储器设备。
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公开(公告)号：CN101828235B
公开(公告)日：2013-12-18
申请号：CN200880112046.5
申请日：2008-10-17
Applicant: 株式会社东芝
IPC: G11C13/00
CPC classification number: G11C13/0007 , G11C11/5678 , G11C11/5685 , G11C13/0004 , G11C13/0064 , G11C13/0069 , G11C13/0097 , G11C16/3413 , G11C16/3463 , G11C2013/0073 , G11C2013/0092 , G11C2213/11 , G11C2213/31 , G11C2213/34 , G11C2213/56 , G11C2213/71 , G11C2213/72
Abstract: 一种非易失性半导体存储器件包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器。脉冲产生器基于写入数据而产生用于使所述可变电阻器的电阻变化的多个类型的写入脉冲。选择电路将由所述脉冲产生器产生的写入脉冲施加到所述存储器基元。感测放大器对所述存储器基元执行校验读取。状态判定电路基于所述感测放大器的输出而判定校验结果。控制电路基于所述状态判定电路的所述校验结果而对所述存储器基元执行附加的写入。
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公开(公告)号：CN101828234A
公开(公告)日：2010-09-08
申请号：CN200880111698.7
申请日：2008-10-17
Applicant: 株式会社东芝
IPC: G11C13/00
CPC classification number: G11C13/0069 , G06F12/0246 , G06F12/0893 , G11C11/005 , G11C13/0004 , G11C13/0007 , G11C13/0033 , G11C16/3431 , G11C2213/11 , G11C2213/31 , G11C2213/34 , G11C2213/56 , G11C2213/72
Abstract: 一种信息处理系统包括：主存储器，操作为存储数据；以及控制电路，操作为存取所述主存储器的数据。所述主存储器包括非易失性半导体存储器设备和DRAM，所述非易失性半导体存储器设备包含均使用可变电阻器的电可擦除可编程非易失性存储器基元，所述DRAM被设置为在所述控制电路与所述非易失性半导体存储器设备之间的高速缓存存储器。所述非易失性半导体存储器设备具有重写存储的数据的刷新模式。所述控制电路基于对所述非易失性半导体存储器设备的存取数目以所述刷新模式激活所述非易失性半导体存储器设备。
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