公开(公告)号：CN103295907A

公开(公告)日：2013-09-11

申请号：CN201210310956.2

申请日：2012-08-28

Applicant: 株式会社东芝

Inventor： 武舍裕太 ,  酒井隆行 ,  奥村秀树 ,  河野孝弘

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7827 ,  H01L21/2257 ,  H01L29/0856 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/42368 ,  H01L29/456 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7813

Abstract: 实施方式提供一种具备通过自对准而形成的沟槽栅构造的半导体装置及其制造方法。实施方式的半导体装置的制造方法具备：在并排设置于半导体层的多个沟槽的内面形成第一绝缘膜的工序；隔着所述第一绝缘膜形成控制电极的工序；以及形成设置在所述控制电极之上的第二绝缘膜的工序，该第二绝缘膜的上表面处于比沿着所述沟槽的壁面延伸的所述第一绝缘膜的上端靠下的位置。还具备将所述半导体层蚀刻到所述控制电极的所述上端的附近的深度的工序；以及形成第一半导体区域的工序。而且具备：形成导电膜，并在所述第一半导体区域的上部形成第二半导体区域的工序；以及回蚀所述导电层并形成接触孔的工序。