公开(公告)号：CN104425028A

公开(公告)日：2015-03-18

申请号：CN201410415256.9

申请日：2014-08-21

Applicant: 株式会社东芝

Inventor： 梅泽裕介 ,  木下繁

IPC: G11C16/10

CPC classification number: G11C16/10 ,  G11C11/5628 ,  G11C16/30 ,  G11C16/3418 ,  G11C16/3436

Abstract: 根据一实施方式，非易失性半导体存储装置具备：多个存储单元组合，分别具有串联连接的多个存储单元；多个位线，分别连接在对应的上述存储单元组合上；多个字线，各个字线共用地连接在上述多个存储单元组合的对应的上述存储单元的控制栅极上；以及控制器，进行向上述多个存储单元的数据的写入动作的控制。并且，上述控制器执行：第1步骤，对连接在第4n－3个上述位线上的进行写入的上述存储单元、和连接在第4n－2个上述位线上的进行上述写入的存储单元，写入上述数据；第2步骤，对连接在第4n－1个上述位线上的进行上述写入的存储单元、和连接在第4n个上述位线上的进行上述写入的存储单元，写入上述数据，其中n是自然数。

公开(公告)号：CN103227176A

公开(公告)日：2013-07-31

申请号：CN201310035390.1

申请日：2013-01-30

Applicant: 株式会社东芝

Inventor： 木下繁 ,  伊藤祥代 ,  梅泽裕介

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/768 ,  H01L21/28273 ,  H01L21/764 ,  H01L21/7682 ,  H01L27/11521 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/7881

Abstract: 本发明提供半导体装置及其制造方法。根据一个实施方式，半导体装置具备含有硅的基板、设置在上述基板的上方的多个配线、以及设置在上述多个配线的各自的上面且具有比上述多个配线的宽度尺寸长的宽度尺寸的多个空隙控制部。并且，在邻接的上述多个配线彼此之间分别设置有空隙，上述空隙的顶部设置在邻接的上述多个空隙控制部彼此之间、且上述多个空隙控制部的下表面位置和上表面位置之间。