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公开(公告)号：CN106201431A
公开(公告)日：2016-12-07
申请号：CN201510553438.7
申请日：2015-09-02
Applicant: 株式会社东芝
IPC: G06F5/06
Abstract: 本发明的实施方式提供一种能够减少读出用时钟与输出数据的同步的偏移的半导体装置。根据实施方式，半导体装置具备存储电路、第一FIFO、第二FIFO、及输入输出电路。所述存储电路输出数据。所述第一FIFO自所述存储电路接收数据，与第一时脉信号同步地输出数据。所述第二FIFO接收自所述第一FIFO输出的数据，与所述第一时脉信号同步地输出数据。所述输入输出电路输出自所述第二FIFO输出的数据。所述第二FIFO较第一FIFO更接近所述输入输出电路而配置。
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