公开(公告)号：CN103000529A

公开(公告)日：2013-03-27

申请号：CN201210071069.4

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 奥村秀树 ,  三沢宽人 ,  河野孝弘

IPC: H01L21/336 ,  H01L29/41

CPC classification number: H01L29/7813 ,  H01L21/2257 ,  H01L29/086 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/456 ,  H01L29/66727 ,  H01L29/66734

Abstract: 一种半导体装置的制造方法，具备：在第1导电型的半导体基板的上表面形成多个沟槽的工序；在上述沟槽的内面上形成栅绝缘膜的工序；在上述沟槽内的下部埋入栅电极的工序；在上述沟槽内的上部埋入绝缘部件的工序；将上述半导体基板的上层部除去从而使上述绝缘部件从上述半导体基板的上表面突出的工序；以覆盖突出的上述绝缘部件的方式形成掩模膜的工序；将在上述掩模膜的在上述绝缘部件的侧面上形成的部分作为掩模而向上述半导体基板注入杂质从而形成第2导电型的载流子排出层的工序。

公开(公告)号：CN103000529B

公开(公告)日：2016-01-06

申请号：CN201210071069.4

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 奥村秀树 ,  三沢宽人 ,  河野孝弘

IPC: H01L21/336 ,  H01L29/41

CPC classification number: H01L29/7813 ,  H01L21/2257 ,  H01L29/086 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/456 ,  H01L29/66727 ,  H01L29/66734

Abstract: 一种半导体装置的制造方法，具备：在第1导电型的半导体基板的上表面形成多个沟槽的工序；在上述沟槽的内面上形成栅绝缘膜的工序；在上述沟槽内的下部埋入栅电极的工序；在上述沟槽内的上部埋入绝缘部件的工序；将上述半导体基板的上层部除去从而使上述绝缘部件从上述半导体基板的上表面突出的工序；以覆盖突出的上述绝缘部件的方式形成掩模膜的工序；将在上述掩模膜的在上述绝缘部件的侧面上形成的部分作为掩模而向上述半导体基板注入杂质从而形成第2导电型的载流子排出层的工序。

公开(公告)号：CN103165655A

公开(公告)日：2013-06-19

申请号：CN201210332977.4

申请日：2012-09-10

Applicant: 株式会社东芝

Inventor： 三沢宽人 ,  奥村秀树

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/42368 ,  H01L29/407 ,  H01L29/42376 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7813

Abstract: 提供一种降低了导通电阻以及输入电容的半导体装置及其制造方法。该半导体装置具备设置在第一导电型的半导体层之上的第二导电型的第一区域、选择性地设置在第一区域之上的第一导电型的第二区域、以及与第二区域邻接地选择性地设置在第一区域之上的第二导电型的第三区域。并具备：第一控制电极，设置在从第二区域的第一面到达比第一区域深的位置的沟槽的内部，具有隔着第一绝缘膜与第一区域及第二区域对置的第一部分、以及隔着比第一绝缘膜厚的第二绝缘膜与半导体层对置的第二部分；以及第二控制电极，在上述沟槽的内部，设置在上述沟槽的底部与第一控制电极之间，隔着比第二绝缘膜厚的第三绝缘膜与半导体层对置。