公开(公告)号：CN101345196A

公开(公告)日：2009-01-14

申请号：CN200810129892.X

申请日：2006-09-29

Applicant: 株式会社电装 ,  株式会社上睦可

Inventor： 柴田巧 ,  山内庄一 ,  山冈智则 ,  野上彰二

IPC: H01L21/336 ,  H01L21/205

Abstract: 用于制造半导体器件的方法包括步骤：在硅衬底(1)的主表面上形成沟槽(4)；在主表面上和沟槽(4)中形成第一外延膜(20)；以及在第一外延膜(20)上形成第二外延膜(21)。形成第一外延膜(20)的步骤具有第一外延膜(20)的第一生长速度的第一工艺条件。形成第二外延膜(21)的步骤具有第二外延膜(21)的第二生长速度的第二工艺条件。第二生长速度比第一生长速度大。

公开(公告)号：CN100555573C

公开(公告)日：2009-10-28

申请号：CN200610137580.4

申请日：2006-09-29

Applicant: 株式会社上睦可 ,  株式会社电装

Inventor： 野上彰二 ,  山冈智则 ,  山内庄一 ,  山口仁 ,  柴田巧

IPC: H01L21/205

CPC classification number: C30B25/165 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02636 ,  H01L29/0634

Abstract: 在具有外延膜的沟渠的开口处抑制封闭并由此改善沟渠中的填充形态。一种半导体衬底的制造方法包括在硅衬底(13)的表面上生长外延层(11)的步骤，在该外延层(11)中形成沟渠(14)的步骤，和用外延膜(12)填充沟渠(14)的内部的步骤，其中在用外延膜填充沟渠的内部中流通作为材料气体的通过将类卤基混合入硅源气体制造的混合气体，当类卤基气体的标准流速定义为Xslm和将通过流通硅源气体形成的外延膜的薄膜形成速度定义为Yμm/min时，在当沟渠的纵横比小于10的情况下，满足表达式Y＜0.2X+0.10，在沟渠的纵横比在10和小于20之间的情况下，满足表达式Y＜0.2X+0.05，在沟渠的纵横比是20或者更大的情况下，满足表达式Y＜0.2X。

公开(公告)号：CN1971851A

公开(公告)日：2007-05-30

申请号：CN200610168911.0

申请日：2006-09-29

Applicant: 株式会社电装 ,  株式会社上睦可

Inventor： 山内庄一 ,  柴田巧 ,  山冈智则 ,  野上彰二

IPC: H01L21/20 ,  H01L21/66 ,  H01L29/06

CPC classification number: H01L29/66712 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/02639 ,  H01L21/823487 ,  H01L29/0615 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/7811 ,  H01L29/7813

Abstract: 一种用于制造半导体器件的方法包括如下步骤：在硅衬底(1、40)上形成第一外延膜(2、41)；在第一外延膜(2、41)中形成沟槽(4、43)；并且在第一外延膜(2、41)上和在沟槽(4、43)中形成第二外延膜(23、44、45)。形成第二外延膜(23、44、45)的步骤包括最后的步骤，其中使用硅源气体和卤化物气体的混合气体。硅衬底(1、40)具有被定义为α的砷浓度，第二外延膜(23、44、45)具有被定义为β的杂质浓度。砷浓度和杂质浓度具有如下关系：α≤3×1019×ln(β)－1×1021。

公开(公告)号：CN100565803C

公开(公告)日：2009-12-02

申请号：CN200610140367.9

申请日：2006-09-29

Applicant: 株式会社电装 ,  株式会社上睦可

Inventor： 柴田巧 ,  山内庄一 ,  山冈智则 ,  野上彰二

IPC: H01L21/205 ,  H01L21/336

Abstract: 用于制造半导体器件的方法包括步骤：在硅衬底(1)的主表面上形成沟槽(4)；在主表面上和沟槽(4)中形成第一外延膜(20)；以及在第一外延膜(20)上形成第二外延膜(21)。形成第一外延膜(20)的步骤具有第一外延膜(20)的第一生长速度的第一工艺条件。形成第二外延膜(21)的步骤具有第二外延膜(21)的第二生长速度的第二工艺条件。第二生长速度比第一生长速度大。

公开(公告)号：CN100479100C

公开(公告)日：2009-04-15

申请号：CN200610168911.0

申请日：2006-09-29

Applicant: 株式会社电装 ,  株式会社上睦可

Inventor： 山内庄一 ,  柴田巧 ,  山冈智则 ,  野上彰二

IPC: H01L21/20 ,  H01L21/66 ,  H01L29/06

CPC classification number: H01L29/66712 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/02639 ,  H01L21/823487 ,  H01L29/0615 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/7811 ,  H01L29/7813

Abstract: 一种用于制造半导体器件的方法包括如下步骤：在硅衬底(1、40)上形成第一外延膜(2、41)；在第一外延膜(2、41)中形成沟槽(4、43)；并且在第一外延膜(2、41)上和在沟槽(4、43)中形成第二外延膜(23、44、45)。形成第二外延膜(23、44、45)的步骤包括最后的步骤，其中使用硅源气体和卤化物气体的混合气体。硅衬底(1、40)具有被定义为α的砷浓度，第二外延膜(23、44、45)具有被定义为β的杂质浓度。砷浓度和杂质浓度具有如下关系：α≤3×1019×ln(β)-1×1021。

公开(公告)号：CN1949461A

公开(公告)日：2007-04-18

申请号：CN200610140367.9

申请日：2006-09-29

Applicant: 株式会社电装 ,  株式会社上睦可

Inventor： 柴田巧 ,  山内庄一 ,  山冈智则 ,  野上彰二

IPC: H01L21/205 ,  H01L21/336

Abstract: 用于制造半导体器件的方法包括步骤：在硅衬底(1)的主表面上形成沟槽(4)；在主表面上和沟槽(4)中形成第一外延膜(20)；以及在第一外延膜(20)上形成第二外延膜(21)。形成第一外延膜(20)的步骤具有第一外延膜(20)的第一生长速度的第一工艺条件。形成第二外延膜(21)的步骤具有第二外延膜(21)的第二生长速度的第二工艺条件。第二生长速度比第一生长速度大。

公开(公告)号：CN1945796A

公开(公告)日：2007-04-11

申请号：CN200610137580.4

申请日：2006-09-29

Applicant: 株式会社上睦可 ,  株式会社电装

Inventor： 野上彰二 ,  山冈智则 ,  山内庄一 ,  山口仁 ,  柴田巧

IPC: H01L21/205

CPC classification number: C30B25/165 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02636 ,  H01L29/0634

Abstract: 在具有外延膜的沟渠的开口处抑制封闭并由此改善沟渠中的填充形态。一种半导体衬底的制造方法包括在硅衬底13的表面上生长外延层11的步骤，在该外延层11中形成沟渠14的步骤，和用外延膜12填充沟渠14的内部的步骤，其中在用外延膜填充沟渠的内部中流通作为材料气体的通过将类卤基混合入硅源气体制造的混合气体，当类卤基气体的标准流速定义为Xslm和将通过流通硅源气体形成的外延膜的薄膜形成速度定义为Yμm/min时，在当沟渠的纵横比小于10的情况下，满足表达式Y＜0.2X+0.10，在沟渠的纵横比在10和小于20之间的情况下，满足表达式Y＜0.2X+0.05，在沟渠的纵横比是20或者更大的情况下，满足表达式Y＜0.2X。

公开(公告)号：CN101308848B

公开(公告)日：2010-11-10

申请号：CN200810099558.4

申请日：2008-05-15

Applicant: 株式会社电装

Inventor： 柴田巧

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/06 ,  H01L29/08 ,  H01L29/10

CPC classification number: H01L29/7813 ,  H01L29/0626 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66734 ,  H01L29/7808

Abstract: 一种半导体器件包括半导体衬底(10)和衬底上的超结结构。超结结构由交替设置的p型和n型柱区(20，30)构成。p型沟道层(40)形成到超结结构的表面。沟槽栅极结构形成到n型柱区。n+型源极区(50)形成到沟槽结构附近的沟道层的表面。p+型区(60)形成到相邻的n+型源极区之间的沟道层的表面。P型体区(70)形成在相邻的沟槽栅极结构之间的沟道层中且与p+型区接触。使雪崩电流从体区经由p+型区流到源电极而不通过n+型源极区。

公开(公告)号：CN101308875A

公开(公告)日：2008-11-19

申请号：CN200810099508.6

申请日：2008-05-13

Applicant: 株式会社电装

Inventor： 柴田巧 ,  山内庄一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/045 ,  H01L29/0634 ,  H01L29/66734

Abstract: 一种半导体器件(201，202)包括：具有(110)取向的表面的硅衬底(1a)；设置在(110)取向的表面上的PN柱层(30a)；设置在PN柱层(30a)上的沟道形成层(3)；设置在沟道形成层(3)的表面部分处的多个源极区(4)；以及穿透沟道形成层(3)的栅电极(40a，40b)。PN柱层(30a)包括具有第一导电类型的第一柱(2n)和具有第二导电类型的第二柱(2p)，以第一柱(2n)分别在(111)取向的表面上接触第二柱(2p)的方式交替设置它们。栅电极(40a，40b)分别与源极区(4)邻接，并且栅电极(40a，40b)中的每一个具有在硅衬底(1a)的平面内与第一柱(2n)和第二柱(2p)的接触表面相交的侧表面。

公开(公告)号：CN102362336B

公开(公告)日：2014-03-12

申请号：CN201080013387.4

申请日：2010-03-25

Applicant: 胜高股份有限公司 ,  株式会社电装

Inventor： 野上彰二 ,  五东仁 ,  柴田巧 ,  山本刚

IPC: H01L21/20 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L21/02381 ,  H01L21/02494 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/0262 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66734

Abstract: 提供一种容易获得所希望的电特性的半导体衬底、半导体装置和半导体衬底的制造方法。半导体衬底的制造方法具备：形成第1外延层11的第1外延层形成工序（S1）；在第1外延层形成沟槽的沟槽形成工序（S2）；以及外延层形成工序（S3、S4、S5），在第1外延层和沟槽内，使用包含不同的生长速度的多个生长条件，以掩埋沟槽内的方式形成外延层，使在多个生长条件的每一个中掺入到外延层中的掺杂物浓度为固定。