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公开(公告)号：CN101079327A
公开(公告)日：2007-11-28
申请号：CN200710097338.3
申请日：2007-05-11
Applicant: 松下电器产业株式会社
Inventor： 西川亮太
Abstract: 测试电路生成方法包括以下步骤：第一步骤，用于获得包含所述存储器结构信息的存储器信息；第二步骤，用于获得故障判断比特信息，所述故障判断比特信息从所述存储器的所有输出比特中指定作为故障判断目标的判断目标比特；和第三步骤，用于参照所述存储器信息生成故障判断控制电路，所述故障判断控制电路通过仅仅使用在所述故障判断比特信息中指定的所述故障判断目标比特对所述存储器进行故障判断。
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Patent Agency Ranking
公开(公告)号：CN101114528A
公开(公告)日：2008-01-30
申请号：CN200710105828.3
申请日：2007-05-30
Applicant: 松下电器产业株式会社
CPC classification number: G11C29/808
Abstract: 一种内存系统，其包括具有内存组的内存，各内存组具有用于修复缺陷的冗余区域。当在一个内存组中发生多个缺陷时，通过采用具有缺陷的该内存组的冗余区域修复至少一个缺陷并且通过采用另一个内存组的冗余区域修复至少另一个缺陷。
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公开(公告)号：CN1896905A
公开(公告)日：2007-01-17
申请号：CN200610103059.9
申请日：2006-07-11
Applicant: 松下电器产业株式会社
Inventor： 西川亮太
CPC classification number: G06F1/10 , G06F1/3203 , G06F1/3237 , Y02D10/128
Abstract: 本发明提供了一种半导体集成电路装置，包括多个栅格状引线结构(150)，设置为整个电路区的单元区，并具有分别与时钟引线结构相同的形状；第一引线结构，其中从单个时钟输入(110)到各个栅格状引线结构(150)的引线路径以基本相同的长度连接，且公共缓冲电路(120)或相同类型及相同级数的缓冲电路和时钟选通电路(140)以相同顺序插入在各个引线路径中；和第二引线结构，以在每个单元区域中最短的长度将时钟同步电路连接到栅格状引线结构。该时钟由独立提供到时钟选通电路的时钟控制信号门控。
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公开(公告)号：CN1725225A
公开(公告)日：2006-01-25
申请号：CN200510088200.8
申请日：2005-07-22
Applicant: 松下电器产业株式会社
IPC: G06F17/50
CPC classification number: G06F17/505 , G06F2217/84
Abstract: 是一种半导体集成电路器件的设计方法。对半导体集成电路器件内路径中的超过所要求的信号传递时间的路径，分离路径使与属于该路径的构成要素的输出连接的其他的构成要素的数量减少。通过这样，提供可以实现提高半导体集成电路器件的性能和速度的设计方法，同时提供与利用现有的EDA工具的自动化设计流程融合，可以进行比现有技术性能更高和速度更快的设计方法。
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公开(公告)号：CN100381974C
公开(公告)日：2008-04-16
申请号：CN200310118317.7
申请日：2003-11-18
Applicant: 松下电器产业株式会社
IPC: G06F1/32
CPC classification number: H01L23/5286 , H01L24/06 , H01L2224/05554 , H01L2924/14 , H01L2924/00
Abstract: 本发明的半导体集成电路装置，具有包含多个构成要素(101e～120e)的电路块(1C)，从分别供给电压(VDD1～VDD4)的电源(11～14)，向多个构成要素(101e～120e)的至少一个供给与其它构成要素不同值的电压。能实现降低电能消耗。
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公开(公告)号：CN1501213A
公开(公告)日：2004-06-02
申请号：CN200310118317.7
申请日：2003-11-18
Applicant: 松下电器产业株式会社
IPC: G06F1/32
CPC classification number: H01L23/5286 , H01L24/06 , H01L2224/05554 , H01L2924/14 , H01L2924/00
Abstract: 本发明的半导体集成电路装置，具有包含多个构成要素(101e～120e)的电路块(1C)，从分别供给电压(VDD1～VDD4)的电源(11～14)，向多个构成要素(101e～120e)的至少一个供给与其它构成要素不同值的电压。能实现降低电能消耗。
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