公开(公告)号：CN117040524A

公开(公告)日：2023-11-10

申请号：CN202310946658.0

申请日：2023-07-31

Applicant: 杭州电子科技大学

Inventor： 朱钦南 ,  冯思羽 ,  王强 ,  陈张平 ,  孔亚广 ,  黄娜 ,  赵晓东

IPC: H03K19/0175 ,  H03K19/003

Abstract: 本发明公开了一种复杂信号分段式提取与叠加电路。本发明中的第一电压隔离模块与第一路输入信号连接，还与第一信号提取模块、第二信号提取模块、第三信号提取模块连接；第二电压隔离模块与第二路输入信号连接，还与第一区间选择模块、第二区间选择模块、第三区间选择模块；第一信号提取模块与第一区间选择模块、第一信号叠加模块连接；第二信号提取模块与第二区间选择模块、第二信号叠加模块连接；第三信号提取模块与第三区间选择模块、第三信号叠加模块连接；第一信号叠加模块连接至第一路输出信号；第二信号叠加模块连接至第二路输出信号；第三信号叠加模块连接至第三路输出信号。本发明能极大地增加快速响应时间，具有低延迟、低成本的特点。