公开(公告)号：CN1375865A

公开(公告)日：2002-10-23

申请号：CN02107591.3

申请日：2002-03-18

Applicant: 日本电气株式会社

Inventor： 前岛幸彦

IPC: H01L21/70 ,  H01L21/3065 ,  C23F4/00

CPC classification number: H01L28/55 ,  H01L21/31122 ,  H01L21/32136 ,  H01L27/11502 ,  H01L28/60

Abstract: 一种形成电容器元件的方法,在介电层上形成阻挡层以后,下电极层,铁电层和上电极层以此顺序在阻挡层上被形成。然后,具有所希望的电容器元件图形的蚀刻掩模在上电极层上被形成。利用蚀刻掩模,上电极层,铁电层,下电极层和阻挡层经干法蚀刻,被有选择地蚀去。在步骤(g)中,使用包含氟(F)作为其组元之一的蚀刻气体有选择地蚀去阻挡层。掩模层在同一步骤(g)中通过蚀刻作用被深腐蚀,因此,消减或蚀去掩模层。暴露电容器上电极的接触孔的纵横比,通过掩模层保留的厚度能被减小。应用具有较小阶梯覆盖或较差填孔性能的处理过程(例如DC溅射过程)能形成所希望的电容器元件。这表示以铁电材料作电容器电介质的精细电容器元件能被实现。

公开(公告)号：CN1089947C

公开(公告)日：2002-08-28

申请号：CN98115026.8

申请日：1998-05-23

Applicant: 日本电气株式会社

Inventor： 川原润 ,  斋藤忍 ,  林喜宏 ,  前岛幸彦

IPC: H01L21/00 ,  H01L21/3065 ,  H01L21/31

CPC classification number: H01L28/57 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02216 ,  H01L21/02219 ,  H01L21/02271 ,  H01L21/31612 ,  H01L21/76801 ,  H01L21/76802

Abstract: 本发明提供一种带电容的半导体器件的制造方法，该方法可防止形成绝缘膜覆盖电容的CVD或干法腐蚀工艺期间漏电流增加和耐介质击穿性降低。在该方法中，在第一绝缘膜上形成电容的下电极。第一绝缘膜一般形成在半导体衬底上或其上方。在下电极上与之重叠地形成电容的介质或铁电膜。在介质或铁电膜上与之重叠地形成电容的上电极。在不含等离子体的气氛中，在可防止氢因加热而活化的衬底温度下，通过热CVD工艺形成第二绝缘膜覆盖电容。第二绝缘膜的原材料具有在热CVD工艺期间分解原材料过程中不产生氢的性质。

公开(公告)号：CN1201250A

公开(公告)日：1998-12-09

申请号：CN98115026.8

申请日：1998-05-23

Applicant: 日本电气株式会社

Inventor： 川原润 ,  斋藤忍 ,  林喜宏 ,  前岛幸彦

IPC: H01L21/00 ,  H01L21/31 ,  H01L21/3065

CPC classification number: H01L28/57 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02216 ,  H01L21/02219 ,  H01L21/02271 ,  H01L21/31612 ,  H01L21/76801 ,  H01L21/76802

Abstract: 本发明提供一种带电容的半导体器件的制造方法,该方法可防止形成绝缘膜覆盖电容的CVD或干法腐蚀工艺期间漏电流增加和耐介质击穿性降低。在该方法中,在第一绝缘膜上形成电容的下电极。第一绝缘膜一般形成在半导体衬底上或其上方。在下电极上与之重叠地形成电容的介质或铁电膜。在介质或铁电膜上与之重叠地形成电容的上电极。在不含等离子体的气氛中,在可防止氢因加热而活化的衬底温度下,通过热CVD工艺形成第二绝缘膜覆盖电容。第二绝缘膜的原材料具有在热CVD工艺期间分解原材料过程中不产生氢的性质。

公开(公告)号：CN1148806C

公开(公告)日：2004-05-05

申请号：CN98125137.4

申请日：1998-11-26

Applicant: 日本电气株式会社 ,  辛姆特瑞克斯公司

Inventor： 前岛幸彦

IPC: H01L27/10 ,  G11C11/22 ,  H01L21/82

CPC classification number: H01L28/55 ,  H01L21/28568 ,  H01L28/75

Abstract: 在集成电路电容器的制造中，在基片上形成基底氢壁垒层，为非导电的或导电的。然后形成下部电极层和铁电/电介质层并选择地刻蚀。在电介质层上形成一非导电氢壁垒层并选择刻蚀。顺序淀积上部电极和导电氢壁垒层并选择刻蚀。非导电氢壁垒层覆盖除上部电极的一部分外的电容器，导电氢壁垒层覆盖无非导电氢壁垒层的部分。因此基底壁垒层、非导电氢壁垒层和导电氢壁垒层一起整体覆盖电容器。电介质层包括铁电或高介电系数的金属氧化物。

公开(公告)号：CN1218293A

公开(公告)日：1999-06-02

申请号：CN98125137.4

申请日：1998-11-26

Applicant: 日本电气株式会社 ,  辛姆特瑞克斯公司

Inventor： 前岛幸彦

IPC: H01L27/10 ,  G11C11/22 ,  H01L21/82

CPC classification number: H01L28/55 ,  H01L21/28568 ,  H01L28/75

Abstract: 在集成电路电容器的制造中,在基片上形成基底氢壁垒层,为非导电的或导电的。然后形成下部电极层和铁电/电介质层并选择地刻蚀。在电介质层上形成一非导电氢壁垒层并选择刻蚀。顺序淀积上部电极和导电氢壁垒层并选择刻蚀。非导电氢壁垒层覆盖除上部电极的一部分外的电容器,导电氢壁垒层覆盖无非导电氢壁垒层的部分。因此基底壁垒层、非导电氢壁垒层和导电氢壁垒层一起整体覆盖电容器。电介质层包括铁电或高介电系数的金属氧化物。