公开(公告)号：CN118538597A

公开(公告)日：2024-08-23

申请号：CN202310142087.5

申请日：2023-02-21

Applicant: 无锡华润上华科技有限公司

Inventor： 李丽萍 ,  许超奇 ,  陈淑娴 ,  张仪 ,  林峰

IPC: H01L21/266 ,  H01L21/336 ,  H01L29/08 ,  H01L29/78

Abstract: 本发明涉及一种漂移区形成方法、半导体器件及其制造方法，所述漂移区形成方法包括：步骤A，在衬底上形成图案化的光刻胶层；步骤B，以所述光刻胶层为掺杂掩膜进行掺杂，形成第一掺杂区；所述第一掺杂区位于所述光刻胶层的第一侧的衬底中，所述第一掺杂区的至少一部分位于漂移区预设位置中；步骤C，对所述光刻胶层进行等离子体轰击去胶处理，使所述光刻胶层面积缩小；步骤D，以步骤C处理后的光刻胶层为掺杂掩膜再次进行掺杂，形成第二掺杂区，所述第二掺杂区位于所述步骤C处理后的光刻胶层的第一侧的衬底中，所述第二掺杂区的至少一部分位于所述漂移区预设位置中。本发明通过descum的方式来形成浓度横向变化的漂移区。

公开(公告)号：CN116417347A

公开(公告)日：2023-07-11

申请号：CN202111682019.5

申请日：2021-12-31

Applicant: 无锡华润上华科技有限公司 ,  东南大学

Inventor： 林峰 ,  许超奇 ,  陈淑娴 ,  李春旭 ,  卢丽 ,  刘斯扬 ,  孙伟锋

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/40

Abstract: 本发明提供了一种具有结型场板的DMOS器件及其制造方法，漏区在半导体基底的表面，源区在第一沟槽的底部的半导体基底中，栅极在第一沟槽的底部，由此实现了纵向耐压，可以缩小整个器件的尺寸，降低导通电阻，极大的优化了耐压和导通电阻的关系。结型场板使得降低表面电阻的效果得到了提升，同时DMOS器件中的沟槽深度可以减小，从而减小了器件的深宽比，进而提高了提升耐压档位的可行性。所述DMOS器件中的源区和漏区均在同一表面引出，从而可以兼容CMOS器件的制造工艺。第二掺杂多晶硅层包括导电类型不同的第一子掺杂层和第二子掺杂层，由此，在N型栅极的情况下，P型掺杂层也能够直接连接栅极电位，提高了结型场板的功效。

公开(公告)号：CN116137252A

公开(公告)日：2023-05-19

申请号：CN202111362753.3

申请日：2021-11-17

Applicant: 无锡华润上华科技有限公司

Inventor： 徐鹏龙 ,  许超奇 ,  林峰 ,  马春霞 ,  陈淑娴 ,  张仪

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明提供的集成MOS器件的制作方法中，基底的第一和第二MOS器件区上分别形成有第一和第二栅极结构，第一栅极结构的第一栅介质层的厚度小于第二栅极结构的第二栅介质层的厚度；基于图形化的第一掩膜层执行第一次掺杂处理，在第一栅极结构两侧的基底内形成具有第一导电类型的第一掺杂区，并在第二栅极结构两侧的基底内形成具有第一导电类型的第二掺杂区；继续基于第一掩膜层执行第二次掺杂处理，在第一栅极结构两侧的基底内形成具有第二导电类型的第三掺杂区，第三掺杂区位于第一掺杂区的上表层且延伸至第一栅导电层的下方。如此仅利用一个掩膜层即可形成第一掺杂区、第二掺杂区和第三掺杂区，有助于节省掩模版，降低制造成本。

公开(公告)号：CN119852249A

公开(公告)日：2025-04-18

申请号：CN202311347130.8

申请日：2023-10-17

Applicant: 无锡华润上华科技有限公司

Inventor： 徐鹏龙 ,  许超奇 ,  林峰 ,  陈淑娴 ,  马春霞

IPC: H01L23/31 ,  H01L21/762 ,  H01L23/48 ,  H01L21/768

Abstract: 本申请涉及一种半导体器件及其制备方法，该半导体器件包括：基体层；埋层，设于基体层上；顶硅层，设于埋层上；顶硅层上具有间隔排布的多个器件区；间隔排布的多个沟槽隔离结构，设于顶硅层上；至少两个沟槽隔离结构的部分结构位于相邻的两个器件区之间；该至少两个沟槽隔离结构中，相邻的两个沟槽隔离结构之间设有引出区，引出区设有与顶硅层电连接的电引出结构。如此，一方面，该至少两个沟槽隔离结构能够较好地对相邻的两个器件区进行隔离，降低两个器件区内器件的相互干扰；另一方面，电引出结构能够将沟槽隔离结构之间的感应电荷传导出去，从而改善沟槽隔离结构两侧的器件的电压耦合现象，有利于提高半导体器件的工作性能。

公开(公告)号：CN117524874A

公开(公告)日：2024-02-06

申请号：CN202210911820.0

申请日：2022-07-29

Applicant: 无锡华润上华科技有限公司

Inventor： 许超奇 ,  张仪

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/06

Abstract: 本发明涉及一种半导体器件及其制造方法，所述方法包括：获取衬底，衬底具有填充有绝缘介质的沟槽；光刻并对绝缘介质进行湿法刻蚀，使一部分光刻胶下方的绝缘介质被去除从而形成悬空的光刻胶；通过去胶设备去除悬空的光刻胶，刻蚀窗口扩大；通过刻蚀窗口再次对绝缘介质进行湿法刻蚀，剩余的绝缘介质形成覆盖沟槽侧面的介质结构，且介质结构具有斜坡表面，斜坡表面与沟槽的底部的衬底的夹角为5至20度；在衬底中形成漏极区；在沟槽底部的衬底中形成源极区；形成栅极，栅极从介质结构的表面向源极区延伸，并覆盖漏极区的一侧。本发明通过两次湿法刻蚀工艺刻蚀获得斜面更平缓的介质结构，可以获得更高的击穿电压。

公开(公告)号：CN114446789A

公开(公告)日：2022-05-06

申请号：CN202011214352.9

申请日：2020-11-04

Applicant: 无锡华润上华科技有限公司

Inventor： 许超奇 ,  陈淑娴 ,  马春霞

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 本发明涉及一种半导体制备方法，包括：提供衬底；于衬底上形成阱区，于阱区内形成第一掺杂区，并于第一掺杂区表面形成第二掺杂区；刻蚀第二掺杂区所在衬底以形成引出区沟槽和窗口沟槽；于引出区沟槽的侧壁及底壁和窗口沟槽的侧壁上形成多晶材料层，多晶材料层填满引出区沟槽形成引出结构；刻蚀窗口沟槽的侧壁上的多晶材料层至指定深度以形成栅极多晶。多晶材料层只形成于窗口沟槽的侧壁上，无需在完整填充窗口沟槽后再将中心部位的多晶材料层去除，在本申请中，窗口沟槽内的多晶材料层在形成伊始就已经与最后形成的栅极多晶的厚度一致，对于多晶材料层的刻蚀改变的是多晶材料层的高度，彻底解决了多晶材料层的回刻问题。

公开(公告)号：CN113496939A

公开(公告)日：2021-10-12

申请号：CN202010260602.6

申请日：2020-04-03

Applicant: 无锡华润上华科技有限公司

Inventor： 许超奇 ,  陈淑娴 ,  林峰 ,  马春霞

IPC: H01L21/762 ,  H01L21/768 ,  H01L23/48 ,  H01L29/78

Abstract: 本发明提供一种半导体器件及其制作方法，所述方法包括:提供半导体衬底，所述半导体衬底中形成有阱区，所述半导体衬底上形成有掩膜层；蚀刻所述掩膜层和所述半导体衬底，以形成环绕所述阱区的凹槽；在所述凹槽的侧壁形成介质层；在所述凹槽底部的半导体衬底中形成注入区；在所述凹槽内填充导电材料，以在所述半导体衬底中形成由所述介质层和所述导电材料组成的隔离结构。根据本发明提供的半导体器件及其制作方法，通过在所述凹槽的侧壁形成介质层，并在凹槽内填充导电材料，以形成隔离结构，以得到较好的深凹槽填充效果，同时利用隔离结构将衬底电极引出至衬底表面，减小了半导体器件的面积。

公开(公告)号：CN117995751A

公开(公告)日：2024-05-07

申请号：CN202211337509.6

申请日：2022-10-28

Applicant: 无锡华润上华科技有限公司

Inventor： 缪海生 ,  许超奇 ,  武慧慧 ,  徐少辉

IPC: H01L21/762 ,  H01L21/336

Abstract: 本发明提供的深沟槽填充方法中，提供的基底中形成有深沟槽，深沟槽的下部侧壁上形成有栅极，深沟槽的上部侧壁上覆盖有绝缘层，绝缘层在深沟槽的顶部开口中限定出第一开口，第一开口暴露深沟槽底面的部分基底；通过SACVD工艺在基底上形成预填充层，预填充层保形地覆盖栅极、绝缘层、以及第一开口暴露的深沟槽的底面；通过等离子体轰击深沟槽的顶部，形成上大下小的第二开口，且第二开口的底部高于浅沟槽隔离结构的底面；通过HDPCVD工艺在基底上形成填充材料层，且深沟槽内的填充材料层中具有低于浅沟槽隔离结构底面的空洞。如此，可以有效地控制空洞在深沟槽中的位置，使得空洞位于浅沟槽隔离结构的下方。

公开(公告)号：CN117438306A

公开(公告)日：2024-01-23

申请号：CN202210813484.6

申请日：2022-07-12

Applicant: 无锡华润上华科技有限公司

Inventor： 许超奇 ,  陈淑娴 ,  张仪 ,  林峰

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/423

Abstract: 本发明涉及一种沟槽型双扩散金属氧化物半导体器件及其制造方法，所述方法包括：使用有源区光刻版在衬底上形成硬掩膜层，并以所述硬掩膜层为刻蚀阻挡层刻蚀形成第一沟槽，所述第一沟槽的两侧为有源区；在第一沟槽中形成底栅和底栅上的绝缘隔离结构；在硬掩膜层上形成具有开口的光刻胶层，开口位于源极区域的上方，且开口的宽度大于源极区域的宽度从而将第一沟槽部分露出；刻蚀露出的绝缘隔离结构形成第二沟槽；向第二沟槽中填充栅极材料作为顶栅；去除硬掩膜层；形成源极区和漏极区。本发明利用第一光刻版刻蚀绝缘隔离结构来形成顶栅，无需为顶栅的刻蚀单独做一块光刻版，因此可以节省制造成本。

公开(公告)号：CN116264161A

公开(公告)日：2023-06-16

申请号：CN202111523100.9

申请日：2021-12-13

Applicant: 无锡华润上华科技有限公司

Inventor： 张仪 ,  许超奇 ,  陈淑娴 ,  林峰 ,  马春霞 ,  徐鹏龙

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明提供一种半导体器件及其制备方法。其中，在半导体器件的制备方法中，通过同一掩模，利用自对准工艺分别形成源极和引出区，精简工艺。并且，源极叠置于引出区上。即，源极和引出区在垂直于衬底的方向上呈层叠结构，则引出区不影响源极的尺寸；同时，空穴可直接经体区进入引出区，无需绕过源极进入引出区，缩小的电流路径，降低导通电阻，避免寄生NPN的开启，提高器件性能。此外，本发明还利用导电插塞贯穿源极，与引出区相接触，实现同时引出源极和引出区。其中，源极的所在区域经非晶化处理，有利于导电插塞中粘附层的生长，使得电接触效果好。因此，本发明不仅实现源极和引出区的同时引出，还降低工艺难度和导通电阻，提高槽型MOS性能。