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公开(公告)号：CN108292682A
公开(公告)日：2018-07-17
申请号：CN201780004150.1
申请日：2017-02-27
Applicant: 新电元工业株式会社
IPC: H01L29/78 , H01L29/41 , H01L29/739 , H01L29/861 , H01L29/868 , H01L29/872
CPC classification number: H01L29/868 , H01L29/0619 , H01L29/0634 , H01L29/0649 , H01L29/0692 , H01L29/0696 , H01L29/417 , H01L29/66136 , H01L29/66143 , H01L29/66712 , H01L29/66734 , H01L29/7395 , H01L29/7397 , H01L29/78 , H01L29/7802 , H01L29/7813 , H01L29/872
Abstract: 本发明的功率半导体装置100,包括：半导体基体110，在第一半导体层112上层积有第二半导体层114，在第二半导体层114的表面形成有沟槽118，在沟槽118内形成有由外延层构成的第三半导体层116；第一电极126；层间绝缘膜122，具有规定开口128；以及第二电极124，其中，在开口128的内部填充有金属，并且开口128位于避开第三半导体层116的中央部的位置上，第二电极124经由金属与第三半导体层116相连接，第三半导体层116的中央部的表面被层间绝缘膜122所覆盖。根据本发明的半导体装置，其提供一种：具备在沟槽118内形成有由外延层构成的第三半导体层116的，同时不易因穿通模式下的击穿导致耐压降低的半导体装置。
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公开(公告)号：CN108496252B
公开(公告)日：2021-05-25
申请号：CN201780008005.0
申请日：2017-01-16
Applicant: 新电元工业株式会社
IPC: H01L29/78
Abstract: 本发明的功率半导体装置100，其特征在于，包含：半导体基体110，由多个第一导电型柱形区域以及多个第二导电型柱形区域构成超级结构造；多个沟槽122；栅极绝缘膜124；栅电极126；层间绝缘膜128；接触孔130，在相互邻接的两个沟槽122之间分别形成有两个以上；金属塞132，在接触孔的内部填充金属后形成；以及电极136，其中，第一导电型高浓度扩散区域120仅被形成在：相互邻接的两个沟槽122之间的，沟槽122与距离沟槽最近的金属塞132之间。通过本发明的功率半导体装置，就能够提供一种符合电子器件低成本化以及小型化要求的，并且具有高击穿耐量的功率半导体装置。
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公开(公告)号：CN108292679B
公开(公告)日：2020-12-22
申请号：CN201680068884.1
申请日：2016-03-31
Applicant: 新电元工业株式会社
IPC: H01L29/78
Abstract: 本发明的功率半导体装置100，具有超级结结构，包括：低电阻半导体层112、n‑型柱形区域113、p‑型柱形区域115、基极区域116、沟槽118、栅极绝缘膜120、栅电极122、源极区域124、层间绝缘膜126、接触孔128、金属塞130、p+型扩散区域、源电极134、以及栅极焊盘电极135，并且，有源元件部R1，在距离栅极焊盘部R2最近的规定的p‑型柱形区域115A，与与沟槽118接触的n‑型柱形区域113中距离栅极焊盘部R2最近的规定的n‑型柱形区域113A之间，具备n‑型柱形区域113B。本发明的功率半导体装置，是一种符合低成本化以及小型化要求的，并且能够在维持高耐压的同时降低导通电阻的，具有高击穿耐量的功率半导体装置。
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Patent Agency Ranking
公开(公告)号：CN108496252A
公开(公告)日：2018-09-04
申请号：CN201780008005.0
申请日：2017-01-16
Applicant: 新电元工业株式会社
IPC: H01L29/78
CPC classification number: H01L29/7813 , H01L29/0634 , H01L29/41766 , H01L29/6634 , H01L29/66348 , H01L29/66727 , H01L29/66734 , H01L29/7397
Abstract: 本发明的功率半导体装置100，其特征在于，包含：半导体基体110，由多个第一导电型柱形区域以及多个第二导电型柱形区域构成超级结构造；多个沟槽122；栅极绝缘膜124；栅电极126；层间绝缘膜128；接触孔130，在相互邻接的两个沟槽122之间分别形成有两个以上；金属塞132，在接触孔的内部填充金属后形成；以及电极136，其中，第一导电型高浓度扩散区域120仅被形成在：相互邻接的两个沟槽122之间的，沟槽122与距离沟槽最近的金属塞132之间。通过本发明的功率半导体装置，就能够提供一种符合电子器件低成本化以及小型化要求的，并且具有高击穿耐量的功率半导体装置。
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公开(公告)号：CN108292679A
公开(公告)日：2018-07-17
申请号：CN201680068884.1
申请日：2016-03-31
Applicant: 新电元工业株式会社
IPC: H01L29/78
Abstract: 本发明的功率半导体装置100，具有超级结结构，包括：低电阻半导体层112、n-型柱形区域113、p-型柱形区域115、基极区域116、沟槽118、栅极绝缘膜120、栅电极122、源极区域124、层间绝缘膜126、接触孔128、金属塞130、p+型扩散区域、源电极134、以及栅极焊盘电极135，并且，有源元件部R1，在距离栅极焊盘部R2最近的规定的p-型柱形区域115A，与沟槽118接触的n-型柱形区域113中距离栅极焊盘部R2最近的规定的n-型柱形区域113A之间，具备n-型柱形区域113B。本发明的功率半导体装置，是一种符合低成本化以及小型化要求的，并且能够在维持高耐压的同时降低导通电阻的，具有高击穿耐量的功率半导体装置。
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公开(公告)号：CN106165101A
公开(公告)日：2016-11-23
申请号：CN201480003200.0
申请日：2014-03-31
Applicant: 新电元工业株式会社
IPC: H01L29/78
CPC classification number: H01L29/7813 , H01L29/0634 , H01L29/0696 , H01L29/0865 , H01L29/1095 , H01L29/407 , H01L29/4238 , H01L29/66734 , H01L29/7802 , H01L29/7811
Abstract: [课题]降低由于电容的充放电导致的栅极电极的电压上升从而引起误动作的可能性。[解决方法]半导体装置包括：第一导电型漂移层20；与源极电极90相连接，且被安装在漂移层20上的第二导电型基极层30；以及与源极电极90相连接，贯穿基极层30从而延伸到漂移层20的第二导电型阵列层50。半导体装置包括：被安装在被设在阵列层50的上端两侧的一对第一沟槽63的内部，且被第一绝缘层62包围的一对第一栅极电极61；被设置在基极层30上，在第一绝缘层62中与阵列层50一侧反向的一侧部与该第一绝缘层62相邻接，且与源极电极90相连接的第一导电型源极区域31。
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公开(公告)号：CN108292682B
公开(公告)日：2021-04-27
申请号：CN201780004150.1
申请日：2017-02-27
Applicant: 新电元工业株式会社
IPC: H01L29/78 , H01L29/41 , H01L29/739 , H01L29/861 , H01L29/868 , H01L29/872
Abstract: 本发明的功率半导体装置100,包括：半导体基体110，在第一半导体层112上层积有第二半导体层114，在第二半导体层114的表面形成有沟槽118，在沟槽118内形成有由外延层构成的第三半导体层116；第一电极126；层间绝缘膜122，具有规定开口128；以及第二电极124，其中，在开口128的内部填充有金属，并且开口128位于避开第三半导体层116的中央部的位置上，第二电极124经由金属与第三半导体层116相连接，第三半导体层116的中央部的表面被层间绝缘膜122所覆盖。根据本发明的半导体装置，其提供一种：具备在沟槽118内形成有由外延层构成的第三半导体层116的，同时不易因穿通模式下的击穿导致耐压降低的半导体装置。
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公开(公告)号：CN106165101B
公开(公告)日：2019-06-18
申请号：CN201480003200.0
申请日：2014-03-31
Applicant: 新电元工业株式会社
IPC: H01L29/78
CPC classification number: H01L29/7813 , H01L29/0634 , H01L29/0696 , H01L29/0865 , H01L29/1095 , H01L29/407 , H01L29/4238 , H01L29/66734 , H01L29/7802 , H01L29/7811
Abstract: 降低由于电容的充放电导致的栅极电极的电压上升从而引起误动作的可能性。半导体装置包括：第一导电型漂移层20；与源极电极90相连接，且被安装在漂移层20上的第二导电型基极层30；以及与源极电极90相连接，贯穿基极层30从而延伸到漂移层20的第二导电型阵列层50。半导体装置包括：被安装在被设在阵列层50的上端两侧的一对第一沟槽63的内部，且被第一绝缘层62包围的一对第一栅极电极61；被设置在基极层30上，在第一绝缘层62中与阵列层50一侧反向的一侧部与该第一绝缘层62相邻接，且与源极电极90相连接的第一导电型源极区域31。
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