具有三级DAC元件的流水线结构的ADC

    公开(公告)号:CN103155416A

    公开(公告)日:2013-06-12

    申请号:CN201180049508.5

    申请日:2011-10-14

    CPC classification number: H03M1/069 H03M1/44

    Abstract: 本发明涉及一种流水线结构的模数转换器(ADC),其包括三态数模转换器(DAC)开关或部分。示例DAC300具有逻辑电路304以及三态DAC开关302-1到302-k。在操作中,逻辑电路304从ADC接收控制字,并为每个三态开关产生多个控制信号。开关可以包括晶体管和电流源,以便开关可以基于控制信号产生“+1”、“-l”或“0”逻辑状态。

    功率与面积高效的交替式ADC

    公开(公告)号:CN103053114A

    公开(公告)日:2013-04-17

    申请号:CN201080068672.6

    申请日:2010-12-21

    CPC classification number: H03M1/1215 H03M1/1225 H03M1/164 H03M1/44

    Abstract: 流水线型模数转换器(ADC)常用于高频应用中;然而,工作在高采样率常常将导致高功耗或者紧的时序约束。因此,这里提出了一种ADC,其允许宽松的时序(这能够采用高采样率)以及低功耗。这是通过使用在时钟信号的非重叠部分进行采样的多路复用的前端跟踪与保持(T/H)电路并且结合“重复使用”或者共享的模拟处理电路来实现的。并行的跟踪与保持(T/H)电路(304,306)接收模拟输入信号(AIN或者先前的残差)并通过时钟电路303提供半时钟周期(CLK/2)以在非重叠的逻辑相位上进行采样/保持。跟踪与保持(T/H)电路(304,306)通过多路复用器(308)分别耦合到模数转换器(ADC 310),并且耦合到数模转换器(DAC 312)、加法器(314)以及放大器(316),以执行模拟处理,从而解析用于数字输出电路(104)的采样信号并且产生残差信号(ROUT)。

    用于电子电路的内建自测试的系统和方法

    公开(公告)号:CN109477868B

    公开(公告)日:2022-04-05

    申请号:CN201780043151.7

    申请日:2017-07-17

    Abstract: 在具有内建自测试的设备(305)的所述示例中,多路复用器(315)至少具有第一输入端子和第二输入端子并且其经耦合以在第一输入端子处接收第一输入信号(A),在第二输入端子处接收第二输入信号(B)以及接收选择信号(S1,S2)。此外,多路复用器(315)经耦合以:响应于选择信号(S1,S2)的第一组合输出(C)第一输入信号(A);响应于选择信号(S1,S2)的第二组合输出(C)第二输入信号(B);以及响应于选择信号(S1,S2)的第三组合输出(C)第一输入信号和第二输入信号(A,B)的模拟求和。

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