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公开(公告)号：CN118133761B
公开(公告)日：2024-11-19
申请号：CN202410243815.6
申请日：2024-03-04
Applicant: 广东工业大学
IPC: G06F30/392 , G06F30/394
Abstract: 本发明涉及电路优化技术领域，尤其涉及一种智能优化的标准单元电路的晶体管布局方法，包括以下步骤：获取待进行布局的晶体管数据；对所述晶体管数据进行预处理，得到晶体管编码数据，其中，所述晶体管编码数据根据晶体管类别分为PMOS晶体管编码数据和NMOS晶体管编码数据；根据所述晶体管编码数据生成初始晶体管序列；根据所述初始晶体管序列按照预设布局规则生成初始晶体管布局，并定义全局最优解为所述初始晶体管布局；根据所述初始晶体管布局和所述全局最优解，调用预设布局搜索算法进行布局计算，得到新的全局最优解；将所述全局最优解输出为所述晶体管数据的布局结果。本发明减少了集成电路设计时间和成本。
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公开(公告)号：CN117891143B
公开(公告)日：2024-07-23
申请号：CN202410193948.7
申请日：2024-02-21
Applicant: 广东工业大学
Abstract: 本发明涉及芯片制造技术领域，尤其涉及一种基于2D重叠判断的光刻热点检测方法，该方法包括以下步骤：根据芯片2D版图中的电路模块，划分出多个正交多边形，其中，基于预设分解方法对所述正交多边形进行矩形分解；根据芯片2D版图中划分出来的所述正交多边形，划分出多个匹配区域；确定待匹配芯片2D版图中的精确区域，以及由所述精确区域延伸出的模糊区域；基于预设匹配规则，在每一所述匹配区域中，将所述正交多边形与所述精确区域和/或所述模糊区域进行匹配判断，得到光刻热点检测结果。本发明提高了光刻热点检测的判断速度和匹配效率。
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公开(公告)号：CN118332998A
公开(公告)日：2024-07-12
申请号：CN202410360183.1
申请日：2024-03-27
Applicant: 广东工业大学
IPC: G06F30/392 , G06F30/398
Abstract: 本发明提供了一种标准单元电路晶体管的布局方法，布局方法包括以下步骤：S1、首先建立一个二阶段模型，并通过所述二阶段模型将预设宽度的晶体管进行折叠处理；S2、对于预设小规模案例，通过建立混合整数规划模型，通过混合整数规划模型对所述小规模案例进行求解得到布局结果；S3、对于预设大规模案例，通过贪心束搜索算法对所述预设大规模案例进行求解，得到最优布局结果；S4、使用计算机绘图方法将所述布局结果进行可视化展示。本发明的标准单元电路晶体管的布局方法能有效减少人工布局的繁琐操作，提高标准单元库开发的效率与准确性。
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公开(公告)号：CN116894942B
公开(公告)日：2024-01-23
申请号：CN202310853192.X
申请日：2023-07-12
Applicant: 广东工业大学
Abstract: 一种基于图形缩放的余料识别方法，包括如下步骤：获取排样好的零件位置信息以及板材信息，对零件位置信息以及板材信息进行预处理操作，得到预处理零件图形，以预处理零件图形作为切割图形，板材为主体图形，对两者执行异或操作，得到第一余料模板，获取第一余料模板中余料的最小长度或余料的最小宽度，并根据所述余料的最小长度或余料的最宽度对第一余料模板进行裁剪，得到第二余料模板；判断第二余料模板中是否含有孔洞，基于图形缩放的余料识别方法可以归纳为：通过识别所有排样后的余料部分，根据条件筛选可二次利用的部分，实现原理回收，提高利用率。
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公开(公告)号：CN117371384B
公开(公告)日：2025-02-14
申请号：CN202311514553.4
申请日：2023-11-14
Applicant: 广东工业大学
IPC: G06F30/392 , G06F30/394 , G06N3/042 , G06N3/045 , G06N3/0464 , G06N3/092
Abstract: 本发明公开了基于改进的变邻域搜索算法的电元件模块布局布线方法，包括以下步骤：输入电元件模块数据文件并读取电元件模块数据文件的信息；构建演员‑评论员(A2C)模型，使用电元件模块数据文件的信息对A2C模型进行训练，得到训练后的A2C模型；使用训练后的A2C模型构造电元件模块布局布线的初始解；使用改进的变邻域搜索算法对电元件模块布局布线的初始解进行迭代，得到电元件模块布局布线的最优解；基于电元件模块布局布线的最优解，输出结果文件。本发明解决了采用传统的启发式算法求解电元件模块布局布线问题时，仍然存在布局利用率和布线成功率之间较难平衡、冷启动和评价耗时的问题。
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Patent Agency Ranking
公开(公告)号：CN119203902A
公开(公告)日：2024-12-27
申请号：CN202311514548.3
申请日：2023-11-14
Applicant: 广东工业大学
IPC: G06F30/392 , G06F111/04
Abstract: 本发明公开了一种基于面积最小化的芯片布局方法，包括：将面积最小化问题转换成二维矩形条带装箱问题；输入模块信息和容器信息；通过计算模块信息的长度的线性组合，对模块信息的候选长度Lh进行初步筛选，候选长度Lh不小于模块信息的最大宽度；一组候选长度Lh建立一维连续装箱问题模型，并通过求解获得一组候选长度Lh的下界和一组各个模块沿Y轴的位置的解集合；将候选长度Lh进行再次筛选获得最小的候选长度Lh1，并检测模块信息的x值的合法性；采用x‑check算法检测结果是否合格；本发明旨在提供一种基于面积最小化的芯片布局方法，通过将二维模块排布问题松弛为一维模块排布问题，对芯片布局设计中的面积最小化问题提出了高效率的精确求解算法。
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公开(公告)号：CN116894513A
公开(公告)日：2023-10-17
申请号：CN202310853193.4
申请日：2023-07-12
Applicant: 广东工业大学
Abstract: 一种划分区域的皮革二维不规则排样方法，包括如下步骤：获取皮革的面积信息、皮革区域划分信息、裁片的尺寸信息以及每一个裁片的等级信息，根据裁片的尺寸信息获取裁片的面积；对同一等级的裁片进行面积从大到小的排序；根据裁片的等级信息，按照排序的顺序将裁片依次放入到对应的皮革区域中，获取每一个区域的初始排布方案，并将未能成功排样的裁片放入裁片集合中；若裁片集合不存在有裁片，则以每一个区域的初始排布方案作为每一个区域的最终排布方案，若裁片集合内存在有裁片，则再使用裁片集合中的裁片放入至更高等级的皮革区域内，对初始排布方案进行更新，直至每一个皮革区域都不能放入裁片，得到每一个区域的最终排布方案。
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公开(公告)号：CN118504733A
公开(公告)日：2024-08-16
申请号：CN202410499737.6
申请日：2024-04-24
Applicant: 广东工业大学
Abstract: 本发明涉及装箱问题优化技术领域，尤其涉及一种基于圆内极大空间装填矩形块的启发式装箱方法。本发明通过分析多种圆内空间情况，结合适当的元启发式算法以及定制的初始配置、放置策略和评分规则，可以有效求解单个以及多个圆形箱装填矩形物块问题，减少圆形箱内装填矩形物块的空间浪费过多问题，基于该方法进行装箱能够有效减少圆形箱装箱的繁琐操作，提高矩形物块的圆形箱装箱的效率与准确性。
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公开(公告)号：CN117891143A
公开(公告)日：2024-04-16
申请号：CN202410193948.7
申请日：2024-02-21
Applicant: 广东工业大学
Abstract: 本发明涉及芯片制造技术领域，尤其涉及一种基于2D重叠判断的光刻热点检测方法，该方法包括以下步骤：根据芯片2D版图中的电路模块，划分出多个正交多边形，其中，基于预设分解方法对所述正交多边形进行矩形分解；根据芯片2D版图中划分出来的所述正交多边形，划分出多个匹配区域；确定待匹配芯片2D版图中的精确区域，以及由所述精确区域延伸出的模糊区域；基于预设匹配规则，在每一所述匹配区域中，将所述正交多边形与所述精确区域和/或所述模糊区域进行匹配判断，得到光刻热点检测结果。本发明提高了光刻热点检测的判断速度和匹配效率。
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