公开(公告)号：CN1658388A

公开(公告)日：2005-08-24

申请号：CN200410057254.3

申请日：2004-08-26

Applicant: 富士通株式会社

Inventor： 齐藤则章 ,  桥本贤治

IPC: H01L23/60 ,  H01L29/78 ,  H02H9/00

CPC classification number: H01L27/0266

Abstract: 本发明公开了一种节约空间的静电放电保护电路，它有效地保护内部电路免受ESD的影响。当正ESD电压被施加到电源端VDD时，PMOS在由第一电阻器和一个电容器给出的时间常数所确定的时间内处于导通状态，NMOS的栅极电压因第二电阻器上所产生的电压而升高。结果，衬底的电势升高，NMOS上的寄生双极晶体管在低漏极电压上导通，ESD所产生的电流通过电源线流向电源端VSS，于是内部电路得到了保护。

公开(公告)号：CN100390987C

公开(公告)日：2008-05-28

申请号：CN200410057254.3

申请日：2004-08-26

Applicant: 富士通株式会社

Inventor： 齐藤则章 ,  桥本贤治

IPC: H01L23/60 ,  H01L29/78 ,  H02H9/00

CPC classification number: H01L27/0266

Abstract: 本发明公开了一种节约空间的静电放电保护电路，它有效地保护内部电路免受ESD的影响。当正ESD电压被施加到电源端VDD时，PMOS在由第一电阻器和一个电容器给出的时间常数所确定的时间内处于导通状态，NMOS的栅极电压因第二电阻器上所产生的电压而升高。结果，衬底的电势升高，NMOS上的寄生双极晶体管在低漏极电压上导通，ESD所产生的电流通过电源线流向电源端VSS，于是内部电路得到了保护。

公开(公告)号：CN1921115A

公开(公告)日：2007-02-28

申请号：CN200610071087.7

申请日：2006-03-31

Applicant: 富士通株式会社

Inventor： 木谷和弘 ,  桥本贤治

IPC: H01L27/02 ,  H01L23/00 ,  H01L23/522

CPC classification number: H01L23/564 ,  H01L23/552 ,  H01L27/0203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件，其具有由多个功能宏共用的公共电源线这样的节约空间型设计。LSI芯片具有多层布线层、防潮环以及多个功能宏(例如I/O宏以及I/O宏组)。每个功能宏具有电连接到防潮环的VSS电源接线端。这种连接使防潮环能够用作多个功能宏的公共VSS电源线的一部分。本发明提出的构造减小了防潮环内的VSS电源线途经所需的空间，从而有助于节约空间型LSI设计。

公开(公告)号：CN1716595A

公开(公告)日：2006-01-04

申请号：CN200410100756.X

申请日：2004-12-13

Applicant: 富士通株式会社

Inventor： 野村俊雄 ,  桥本贤治 ,  铃木辉夫

IPC: H01L23/60 ,  H01L23/62 ,  H01L29/78 ,  H01L21/00

CPC classification number: H01L21/823418 ,  H01L27/0266

Abstract: 一种半导体器件及其制造方法，其中：提供了保护晶体管，该保护晶体管保护内部电路中的内部晶体管免受电源接脚之间发生的静电所造成的破损。构成保护晶体管沟道的第一p阱的导电类型对应于构成内部晶体管沟道的第二p阱的导电类型。第一p阱的杂质浓度高于第二p阱的杂质浓度。因此，保护晶体管的漏结比内部晶体管的漏结更尖，并且该保护晶体管的寄生双极工作的启动电压比该内部晶体管中的更低。因此，能够恰当地保护该内部电路免受ESD浪涌。