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公开(公告)号：CN115800990A
公开(公告)日：2023-03-14
申请号：CN202211448884.8
申请日：2022-11-18
Applicant: 安徽大学
IPC: H03K19/003 , H03K19/00
Abstract: 本发明主要是为了解决现有的自恢复锁存器面积开销大、功耗高、难以实现双节点同时自恢复的问题，公开了一种基于七个C单元的双节点翻转自恢复锁存器，包括双循环结构存储模块和三个传输门，所述双循环结构存储模块由七个二输入C单元和两个反相器组成。本发明具有高可靠性，可容忍任意双节点翻转并且可完全自恢复，提升了锁存器容忍能力；使用较少MOS管，降低了面积开销和功耗开销；输入端与输出端之间只有一个传输门，路径更为高效，降低了传输时延。
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公开(公告)号：CN114337611B
公开(公告)日：2025-04-11
申请号：CN202111517128.1
申请日：2021-12-13
Applicant: 安徽大学
IPC: H03K3/356
Abstract: 本发明涉及一种基于循环反馈C单元的三节点翻转自恢复锁存器，包括双循环结构存储模块和四个传输门，双循环结构存储模块由十二个二输入C单元组成，包括第一C单元CE1至第十二C单元CE12；所述四个传输门包括第一传输门TG1至第四传输门TG4；四个传输门的信号输入端均作为锁存器的数据输入端D，所述第五C单元CE5的输出端作为锁存器的数据输出端。本发明可靠性高，可容忍任意三节点翻转并且可自恢复；使用较少MOS管，降低了面积和功耗开销，并且提升了锁存器容忍能力，具有更为优越的性能；具有低延迟性，由于透明模式下，输入端与输入端之间只有一个传输门，所以本发明建立了更为高效的路径，因此传输延迟低。
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公开(公告)号：CN118554943A
公开(公告)日：2024-08-27
申请号：CN202410590566.8
申请日：2024-05-13
Applicant: 安徽大学
IPC: H03K19/0175 , H03K19/20
Abstract: 本发明公开了一种基于五输入多数门的QCA电路，包括均由量子元胞组成的全加器、2‑1多路复用器和D触发器，所述全加器包括一组三输入多数门一、二组反相器一和一组五输入多数门一，所述2‑1多路复用器包括一组三输入多数门二、一组反相器二和一组五输入多数门二，所述D触发器包括所述2‑1多路复用器、输出返回线路、输入信号D和输入信号clk。本发明降低了QCA电路的功耗，增加了电路的可扩展性同时使用五输入多数门组建电路，可以减少元胞数量，减小占用面积。
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公开(公告)号：CN112260679A
公开(公告)日：2021-01-22
申请号：CN202011112147.1
申请日：2020-10-16
Applicant: 安徽大学
IPC: H03K19/017
Abstract: 本发明涉及一种基于C单元的三节点翻转自恢复锁存器，包括矩阵存储模块和八个传输门；所述矩阵存储模块由十六个二输入C单元组成，所述八个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6、第七传输门TG7和第八传输门TG8；所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4的信号输入端均作为锁存器的数据输入端D，所述第四C单元CE4的第一信号输入端作为锁存器的数据输出端。本发明提高了锁存器电路的可靠性；在锁存器输入端和输出端要求具有同向逻辑值的情况下，本发明提供的锁存器未增加面积开销。此外，由于在透明模式下，输入端和输出端仅存在一个传输门，传播延迟大大降低。
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公开(公告)号：CN106656149A
公开(公告)日：2017-05-10
申请号：CN201611217325.0
申请日：2016-12-26
Applicant: 安徽大学
IPC: H03K19/003
Abstract: 本发明公开了一种高性能低开销的单粒子翻转在线自恢复锁存器，通过四组相互反馈的I单元构建高可靠性数据存储反馈环实现对单粒子翻转的在线自恢复。本发明由于分别使用较少的晶体管数目、钟控技术和高速通路技术，降低面积开销、功耗开销，提高电路性能，具有高性能低开销特性。本发明适用于高可靠性的集成电路与系统，可广泛应用于航空航天等对锁存器可靠性及综合开销要求较高的需求领域。
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Patent Agency Ranking
公开(公告)号：CN116895316A
公开(公告)日：2023-10-17
申请号：CN202310932872.0
申请日：2023-07-27
Applicant: 安徽大学
IPC: G11C11/419 , G11C7/18 , G11C8/14
Abstract: 本发明公开了一种基于反相器的双节点翻转加固的SRAM单元，包括单循环存储模块和六个传输管；单循环存储模块由六个二输入反相器组成，包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6；六个传输管包括第一传输管N7、第二传输管N8、第三传输管N9、第四传输管N10、第五传输管N11、第六传输管N12；第一传输管N7、第二传输管N8、第三传输管N9、第四传输管N10、第五传输管N11、第六传输管N12的栅极均作为SRAM单元读写数据的开关，漏极连接位线控制读写的数据，源极分别连接存储模块的存储节点。本发明使用了六个传输管和环形结构，SRAM单元节省读延迟和写延迟，环形结构产生的正反馈循环使SRAM单元从软错误中恢复。
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公开(公告)号：CN112260679B
公开(公告)日：2022-10-14
申请号：CN202011112147.1
申请日：2020-10-16
Applicant: 安徽大学
IPC: H03K19/017
Abstract: 本发明涉及一种基于C单元的三节点翻转自恢复锁存器，包括矩阵存储模块和八个传输门；所述矩阵存储模块由十六个二输入C单元组成，所述八个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6、第七传输门TG7和第八传输门TG8；所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4的信号输入端均作为锁存器的数据输入端D，所述第四C单元CE4的第一信号输入端作为锁存器的数据输出端。本发明提高了锁存器电路的可靠性；在锁存器输入端和输出端要求具有同向逻辑值的情况下，本发明提供的锁存器未增加面积开销。此外，由于在透明模式下，输入端和输出端仅存在一个传输门，传播延迟大大降低。
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公开(公告)号：CN108011628A
公开(公告)日：2018-05-08
申请号：CN201711267453.0
申请日：2017-12-05
Applicant: 安徽大学
IPC: H03K19/003 , G06F17/50
Abstract: 本发明提供一种可容忍三节点翻转的锁存器，通过八组相互反馈的输入分离反相器构建高可靠性数据存储反馈环实现数据的高可靠存储，使用四输入C单元屏蔽存储模块中产生的多节点翻转，从而达到容忍多节点翻转的目的。同时，使用时钟门控技术和较少数目的晶体管降低锁存器开销，可广泛运用于对可靠性要求较高的各个应用领域。本发明相对于现有技术的有益效果在于：通过八组相互反馈的输入分离反相器构建高可靠性数据存储反馈环，不但能够实现对三个节点翻转的有效容忍，而且能够实现对双节点翻转和单节点翻转的有效容忍。功耗和面积开销较低。通过使用时钟门控技术减少电流竞争，降低功耗开销；使用较少数目的晶体管进行构建，降低面积开销。
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公开(公告)号：CN114337611A
公开(公告)日：2022-04-12
申请号：CN202111517128.1
申请日：2021-12-13
Applicant: 安徽大学
IPC: H03K3/356
Abstract: 本发明涉及一种基于循环反馈C单元的三节点翻转自恢复锁存器，包括双循环结构存储模块和四个传输门，双循环结构存储模块由十二个二输入C单元组成，包括第一C单元CE1至第十二C单元CE12；所述四个传输门包括第一传输门TG1至第四传输门TG4；四个传输门的信号输入端均作为锁存器的数据输入端D，所述第五C单元CE5的输出端作为锁存器的数据输出端。本发明可靠性高，可容忍任意三节点翻转并且可自恢复；使用较少MOS管，降低了面积和功耗开销，并且提升了锁存器容忍能力，具有更为优越的性能；具有低延迟性，由于透明模式下，输入端与输入端之间只有一个传输门，所以本发明建立了更为高效的路径，因此传输延迟低。
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公开(公告)号：CN108011628B
公开(公告)日：2020-11-10
申请号：CN201711267453.0
申请日：2017-12-05
Applicant: 安徽大学
IPC: H03K19/003 , G06F30/337
Abstract: 本发明提供一种可容忍三节点翻转的锁存器，通过八组相互反馈的输入分离反相器构建高可靠性数据存储反馈环实现数据的高可靠存储，使用四输入C单元屏蔽存储模块中产生的多节点翻转，从而达到容忍多节点翻转的目的。同时，使用时钟门控技术和较少数目的晶体管降低锁存器开销，可广泛运用于对可靠性要求较高的各个应用领域。本发明相对于现有技术的有益效果在于：通过八组相互反馈的输入分离反相器构建高可靠性数据存储反馈环，不但能够实现对三个节点翻转的有效容忍，而且能够实现对双节点翻转和单节点翻转的有效容忍。功耗和面积开销较低。通过使用时钟门控技术减少电流竞争，降低功耗开销；使用较少数目的晶体管进行构建，降低面积开销。
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