公开(公告)号：CN102004880A

公开(公告)日：2011-04-06

申请号：CN201010554525.1

申请日：2010-11-23

Applicant: 复旦大学

Inventor： 韩军 ,  张随欲 ,  李辉楷 ,  曾晓洋

IPC: G06F21/00

Abstract: 本发明属于集成电路设计技术领域，具体为一种适用于嵌入式系统的数据保护单元。嵌入式系统包括中央处理器，高速缓存和片外存储器。通过在系统中加入加解密控制单元、对称加密运算单元和摘要运算单元，对数据保密性和完整性提供保护。系统并在运行过程中根据安全强度和性能的要求，可灵活的配置不同的工作模式。本发明易于扩展，有很好的推广价值。嵌入式系统通过引入该数据保护单元，系统的安全性大大加强，可以杜绝通过软件拷贝进行软件盗版，有效防止恶意的软件篡改。

公开(公告)号：CN102724115B

公开(公告)日：2015-05-13

申请号：CN201210179489.4

申请日：2012-06-04

Applicant: 复旦大学

Inventor： 韩军 ,  房达斌 ,  李辉楷 ,  曾晓洋

IPC: H04L12/70

Abstract: 本发明属于集成电路设计技术领域，具体为一种适用于片上网络系统的链路层容错电路设计。该片上网络采用mesh拓扑结构，简单有效；路由算法采用XY固定路由算法，从而有效避免死锁的发生；流控采用虫孔方法，可以有效降低包的延迟时间。每个节点有东、西、南、北、本地5个方向，由数据链路接收端link_rx、输入buffer缓冲器、路由计算部件、仲裁器、交叉开关、数据链路发送端link_tx及本地节点接收lp_buf缓冲器组成。在不增加冗余连线的情况下，通过重组包/恢复包的方法进行低延迟的分离传输。通过这种方式可以提高片上网络系统的可靠性，提高链路层的利用率。本发明能够较好地应用于片上网络系统。

公开(公告)号：CN102411683B

公开(公告)日：2014-04-02

申请号：CN201110232411.X

申请日：2011-08-15

Applicant: 复旦大学

Inventor： 韩军 ,  李辉楷 ,  贺中柱 ,  王帅 ,  曾晓洋

IPC: H04L9/06

Abstract: 本发明属于集成电路设计技术领域，具体为一种适用于嵌入式系统的AES加速器。嵌入式系统由中央处理器、指令高速缓存、数据高速缓存、缓存控制器、总线接口部件、总线、外围存储器以及AES加速器组成；AES加速器输入密钥长度为128位，该AES加速器是基于对高速缓存并行查找的方式实现的，通过这种方式，不仅有效地减小了芯片的面积，而且加快了加解密运算的速度，在将查找表的数据以及最原始的输入导入cache的情况下，一次AES加/解密运算的时间约为50周期，吞吐率达到384Mbps。本发明能够较好地应用于手持设备中的嵌入式系统。

公开(公告)号：CN102004880B

公开(公告)日：2012-11-21

申请号：CN201010554525.1

申请日：2010-11-23

Applicant: 复旦大学

Inventor： 韩军 ,  张随欲 ,  李辉楷 ,  曾晓洋

IPC: G06F21/00

Abstract: 本发明属于集成电路设计技术领域，具体为一种适用于嵌入式系统的数据保护单元。嵌入式系统包括中央处理器，高速缓存和片外存储器。通过在系统中加入加解密控制单元、对称加密运算单元和摘要运算单元，对数据保密性和完整性提供保护。系统并在运行过程中根据安全强度和性能的要求，可灵活的配置不同的工作模式。本发明易于扩展，有很好的推广价值。嵌入式系统通过引入该数据保护单元，系统的安全性大大加强，可以杜绝通过软件拷贝进行软件盗版，有效防止恶意的软件篡改。

公开(公告)号：CN102724115A

公开(公告)日：2012-10-10

申请号：CN201210179489.4

申请日：2012-06-04

Applicant: 复旦大学

Inventor： 韩军 ,  房达斌 ,  李辉楷 ,  曾晓洋

IPC: H04L12/56

Abstract: 本发明属于集成电路设计技术领域，具体为一种适用于片上网络系统的链路层容错电路设计。该片上网络采用mesh拓扑结构，简单有效；路由算法采用XY固定路由算法，从而有效避免死锁的发生；流控采用虫孔方法，可以有效降低包的延迟时间。每个节点有东、西、南、北、本地5个方向，由数据链路接收端link_rx、输入buffer缓冲器、路由计算部件、仲裁器、交叉开关、数据链路发送端link_tx及本地节点接收lp_buf缓冲器组成。在不增加冗余连线的情况下，通过重组包/恢复包的方法进行低延迟的分离传输。通过这种方式可以提高片上网络系统的可靠性，提高链路层的利用率。本发明能够较好地应用于片上网络系统。

公开(公告)号：CN102411683A

公开(公告)日：2012-04-11

申请号：CN201110232411.X

申请日：2011-08-15

Applicant: 复旦大学

Inventor： 韩军 ,  李辉楷 ,  贺中柱 ,  王帅 ,  曾晓洋

IPC: G06F21/00 ,  G06F12/08

Abstract: 本发明属于集成电路设计技术领域，具体为一种适用于嵌入式系统的AES加速器。嵌入式系统由中央处理器、指令高速缓存、数据高速缓存、缓存控制器、总线接口部件、总线、外围存储器以及AES加速器组成；AES加速器输入密钥长度为128位，该AES加速器是基于对高速缓存并行查找的方式实现的，通过这种方式，不仅有效地减小了芯片的面积，而且加快了加解密运算的速度，在将查找表的数据以及最原始的输入导入cache的情况下，一次AES加/解密运算的时间约为50周期，吞吐率达到384Mbps。本发明能够较好地应用于手持设备中的嵌入式系统。