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公开(公告)号：CN100574112C
公开(公告)日：2009-12-23
申请号：CN200510111069.2
申请日：2005-12-01
Applicant: 复旦大学
Abstract: 本发明属集成电路技术领域，具体为一种可抑制比较器失调影响的流水线结构模数转换器。它由采样保持电路、九级流水线模块、末级比较器、数据延迟对齐电路和数字校正电路经电路连接构成。其中，各级流水线模块结构相同，均由余量增益电路、子模数转换器和子数模转换器组成；余量增益电路采用逐级递减原则按比例设计。末级比较器用于校正第9级流水线模块中比较器失调引起的误差。这样，9级子模数转换器和一个比较器共输出19位数据，经过数据延迟对齐电路后得19位同步数据，再经过数字校正电路后得到最后10位量化数据输出。本发明大大提高了模数转换器性能的稳定性。
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公开(公告)号：CN1777037A
公开(公告)日：2006-05-24
申请号：CN200510111069.2
申请日：2005-12-01
Applicant: 复旦大学
Abstract: 本发明属集成电路技术领域，具体为一种可抑制比较器失调影响的流水线结构模数转换器。它由采样保持电路、九级流水线模块、末级比较器、时间延迟对齐电路和数字校正电路经电路连接构成。其中，各级流水线模块结构相同，均由余量增益电路、子模数转换器和子数模转换器组成；余量增益电路采用逐级递减原则按比例设计。末级比较器用于校正第9级流水线模块中比较器失调引起的误差。这样，9级子模数转换器和一个比较器共输出19位数据，经过时间延迟电路后得19位同步数据，再经过数字校正电路后得到最后10位量化数据输出。本发明大大提高了模数转换器性能的稳定性。
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公开(公告)号：CN1877999A
公开(公告)日：2006-12-13
申请号：CN200610028672.9
申请日：2006-07-06
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种适用于欠采样输入的流水线结构模数转换器。它由输入采样保持电路，8级余量增益流水线，1级2位全并行模数转换器，8个子模数转换器，8个子数模转换器，流水线输出时钟同步电路和数字校正电路经电路连接构成；其中采样保持电路采用栅压自举开关技术和电容翻转式采样保持结构。本发明克服了现有模数转换器的输入信号带宽不高的限制，提高了信号输入带宽范围，使模数转换器适用于更大频率范围内的信号转换。
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