数据处理系统中的数据处理方法和装置

    公开(公告)号:CN100451998C

    公开(公告)日:2009-01-14

    申请号:CN200610078518.2

    申请日:2006-05-08

    CPC classification number: G06F12/0831

    Abstract: 局部一致性域内的清理逻辑向远程一致性域内的至少一个高速缓存层次结构发出域查询请求。该域查询请求是对通过该至少一个高速缓存层次结构与目标存储块相关联的一致性状态的非破坏性探查。接收到对所述域查询请求的一致性响应。响应于该一致性响应指示所述目标存储块没有被高速缓存在远程一致性域内,更新所述局部一致性域内的域指示以指示目标存储块仅被高速缓存在局部一致性域内,如果它被高速缓存的话。

    数据处理的单元、系统和方法

    公开(公告)号:CN100495360C

    公开(公告)日:2009-06-03

    申请号:CN200710086083.0

    申请日:2007-03-09

    CPC classification number: G06F12/0831

    Abstract: 一种数据处理系统。在第一高速缓冲存储器中,将与存储位置和地址标记关联的一致性状态字段设置为第一一致性状态。响应于窥探指定与地址标记匹配的目标地址的独占访问请求,第一高速缓冲存储器至少部分地根据第一一致性状态将第一部分响应提供给独占访问请求。响应于窥探独占访问请求,存储器控制器判定其是否负责目标地址,并至少部分地根据判定结果将第二部分响应提供给独占访问请求。至少累加第一和第二部分响应以获得独占访问请求的组合响应。组合响应包括目标地址的一致性最高点与主系统存储器的存储器控制器是否位于同一一致性域中的指示。第一高速缓冲存储器将一致性状态字段从第一一致性状态更新为第二一致性状态以响应组合响应中的指示。

    数据处理系统、高速缓存系统和方法

    公开(公告)号:CN101004710A

    公开(公告)日:2007-07-25

    申请号:CN200610106290.3

    申请日:2006-07-19

    CPC classification number: G06F12/0831

    Abstract: 一种高速缓存一致数据处理系统,所述系统包括至少第一和第二一致性域。在所述数据处理系统的所述第一一致性域内的第一高速缓冲存储器中,将存储器块保存在与地址标记和一致性状态字段关联的存储位置中。判定分配有与所述存储器块关联的地址的主系统存储器是否在所述第一一致性域内。如果否,则将所述一致性状态字段设置为指示以下项的一致性状态:所述地址标记有效,所述存储位置不包含有效数据,所述第一一致性域不包含所述主系统存储器,以及在形成所述一致性状态后,所述存储器块被缓存在所述第一一致性域之外。

    多处理器无线网络中微处理器通信的方法和数据处理系统

    公开(公告)号:CN1253800C

    公开(公告)日:2006-04-26

    申请号:CN200310116968.2

    申请日:2003-12-03

    CPC classification number: G06F15/173 H04W28/14

    Abstract: 在一个多处理器集群网络内的每个处理器中包含的处理器通信寄存器(PCR)提供增强的处理器通信。每个PCR存储用于流水线或并行多处理的相同的处理器通信信息。每个处理器具有排他的权利对该集群网络内每个PCR中的一个区进行存储并可访问以读取它自己的PCR的内容。每个处理器通过一个专用协议或专用无线网络更新所有PCR内它的专用区,以允许该集群网络内的所有其他处理器看到该PCR数据内的改变,并越过高速缓存子系统。通过提供会立即被传送到网络并被传送给所有处理器的处理器通信,而无需暂时限制对该信息的访问或迫使所有处理器持续争夺同一高速缓存行,从而提高了该处理器集群网络内的效率。

    使用处理器互连进行微处理器通信的方法和数据处理系统

    公开(公告)号:CN1506835A

    公开(公告)日:2004-06-23

    申请号:CN200310116966.3

    申请日:2003-12-03

    CPC classification number: G06F15/167

    Abstract: 在一个多处理器系统内的每个处理器中包含的且由专用总线互连的处理器通信寄存器(PCR)提供增强的处理器通信。每个PCR存储在流水线或并行多处理中有用的完全相同的处理器通信信息。每个处理器具有排他的权利以向每个PCR中的一个区进行存储,并可持续访问以读取它自己的PCR的内容。每个处理器利用在该专用总线上的通信更新所有PCR内它的专用区,即时地允许所有其他处理器看到在该PCR数据内的改变,并越过高速缓存子系统。通过提供会立即传送到所有处理器的处理器通信,无需暂时地限制对该信息的访问或迫使所有处理器持续地争夺同一高速缓存行,以致以无休止的加载、存储和使无效命令流淹没互连和存储器系统,从而提高了多处理器系统内的效率。

    用于包括屏障指令的指令序列的处理器性能改进

    公开(公告)号:CN104106043B

    公开(公告)日:2017-09-08

    申请号:CN201380008415.7

    申请日:2013-01-22

    Abstract: 一种用于处理指令序列的技术,该指令序列包括屏障指令、在屏障指令之前的加载指令和跟随屏障指令的随后存储器访问指令,该技术包括:由处理器内核基于由处理器内核接收到用于对应于加载指令的读操作的良好组合响应以及用于加载指令的数据中的最早的一个来确定加载指令被解决。该技术还包括:如果随后存储器访问指令的执行未在屏障指令的完成之前被发起,则由处理器内核响应于确定完成的屏障指令来发起随后存储器访问指令的执行。该技术进一步包括:如果随后存储器访问指令的执行在屏障指令的完成之前被发起,则由处理器内核响应于确定完成的屏障指令来中断关于无效对随后存储器访问指令的追踪。

    用于包括屏障指令的指令序列的处理器性能改进

    公开(公告)号:CN104106043A

    公开(公告)日:2014-10-15

    申请号:CN201380008415.7

    申请日:2013-01-22

    Abstract: 一种用于处理指令序列的技术,该指令序列包括屏障指令、在屏障指令之前的加载指令和跟随屏障指令的随后存储器访问指令,该技术包括:由处理器内核基于由处理器内核接收到用于对应于加载指令的读操作的良好组合响应以及用于加载指令的数据中的最早的一个来确定加载指令被解决。该技术还包括:如果随后存储器访问指令的执行未在屏障指令的完成之前被发起,则由处理器内核响应于确定完成的屏障指令来发起随后存储器访问指令的执行。该技术进一步包括:如果随后存储器访问指令的执行在屏障指令的完成之前被发起,则由处理器内核响应于确定完成的屏障指令来中断关于无效对随后存储器访问指令的追踪。

    利用控制程序信息注释并呈现系统踪迹的方法和系统

    公开(公告)号:CN1716264B

    公开(公告)日:2010-05-26

    申请号:CN200510069966.1

    申请日:2005-05-11

    CPC classification number: G06F11/3664 G06F11/3636

    Abstract: 本发明提供了一种将在处于测试中的系统的多个操作周期中的每个周期期间,该处于测试中的系统内的感兴趣信号的信号状态存储在踪迹文件中的方法。在该方法中,与信号状态相关联地,还存储关于控制程序在该、多个周期之中的特定周期期间所请求的对所述信号状态的访问的信息。根据踪迹文件生成呈现,该呈现对于处于测试中的系统内的至少一感兴趣信号,呈现多个信号状态指示,每个信号状态指示指示在该处于测试中的系统的多个操作周期的某一个周期期间该信号所具有的各状态。该呈现还以图形上有区别的方式,指示其中控制程序请求对该信号的状态进行访问的至少一个操作周期,以使控制程序对处于测试中的系统的状态影响在视觉上显而易见。

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