公开(公告)号：CN1790915A

公开(公告)日：2006-06-21

申请号：CN200510119427.4

申请日：2005-11-11

Applicant: 国际商业机器公司

Inventor： 塚本总一 ,  松濑秀作 ,  上田真

IPC: H03K23/64

CPC classification number: G06F1/06

Abstract: 本发明的目的是生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)间的频率freq的输出时钟信号。时钟分频电路(12)有选择地生成分频时钟信号CLK1，CLK2。离散值校正电路(14)控制时钟分频电路(12)，以便如果C＜D，将生成时钟信号CLK2一次和时钟信号CLK1(Q－1)次的过程重复C次，然后，生成时钟信号CLK1 R次，以及如果C＞D，将生成时钟信号CLK1一次和时钟信号CLK2(Q－1)次的过程重复D次，然后生成时钟信号CLK2 R次。A，B和C是满足freq＝fref/(A+C/B)的自然数。在D＝B－C中，如果C＜D，Q是B/C的商，或如果C＞D，Q是B/D的商。

公开(公告)号：CN1790915B

公开(公告)日：2010-05-05

申请号：CN200510119427.4

申请日：2005-11-11

Applicant: 国际商业机器公司

Inventor： 塚本总一 ,  松濑秀作 ,  上田真

IPC: H03K23/64

CPC classification number: G06F1/06

Abstract: 本发明的目的是生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)间的频率freq的输出时钟信号。时钟分频电路(12)有选择地生成分频时钟信号CLK1，CLK2。离散值校正电路(14)控制时钟分频电路(12)，以便如果C＜D，将生成时钟信号CLK2一次和时钟信号CLK1(Q-1)次的过程重复C次，然后，生成时钟信号CLK1 R次，以及如果C＞D，将生成时钟信号CLK1一次和时钟信号CLK2(Q-1)次的过程重复D次，然后生成时钟信号CLK2 R次。A，B和C是满足freq＝fref/(A+C/B)的自然数。在D＝B-C中，如果C＜D，Q是B/C的商，或如果C＞D，Q是B/D的商。