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公开(公告)号：CN103229152B
公开(公告)日：2016-10-19
申请号：CN201180056650.2
申请日：2011-09-05
Applicant: 国际商业机器公司
Inventor： 上田真
IPC: G06F12/084 , G06F12/10
CPC classification number: G06F12/084 , G06F12/1036
Abstract: 本发明实现了高速缓存一致性控制，其中共享存储器类型多处理器系统的可缩放性得到提高，并且成本性能通过抑制硬件和软件的成本而得到改善。在一种用于控制多处理器系统的高速缓存一致性的系统中，在该多处理器系统中，包括高速缓存和TLB的多个处理器共享系统存储器，多个处理器中的每个处理器包括TLB控制单元，该TLB控制单元进一步包括：执行TLB搜索的TLB搜索单元；以及在无命中获得于TLB搜索中并且产生TLB中断时执行TLB注册信息处理的一致性处置器。一致性处置器包括：用于执行对系统存储器的页面表的搜索并且对TLB注册信息执行替换的TLB替换处置器；用于处置TLB未命中中断的TLB未命中异常处置单元，该TLB中断是在TLB中断不是由页面错误引起、但是匹配地址的注册信息未存在于TLB中时发生；以及用于处置存储中断的存储异常处置单元，该存储中断是在匹配地址的注册信息存在于TLB中、但是访问授权被违反时发生。
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公开(公告)号：CN1790915B
公开(公告)日：2010-05-05
申请号：CN200510119427.4
申请日：2005-11-11
Applicant: 国际商业机器公司
IPC: H03K23/64
CPC classification number: G06F1/06
Abstract: 本发明的目的是生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)间的频率freq的输出时钟信号。时钟分频电路(12)有选择地生成分频时钟信号CLK1，CLK2。离散值校正电路(14)控制时钟分频电路(12)，以便如果C＜D，将生成时钟信号CLK2一次和时钟信号CLK1(Q-1)次的过程重复C次，然后，生成时钟信号CLK1 R次，以及如果C＞D，将生成时钟信号CLK1一次和时钟信号CLK2(Q-1)次的过程重复D次，然后生成时钟信号CLK2 R次。A，B和C是满足freq＝fref/(A+C/B)的自然数。在D＝B-C中，如果C＜D，Q是B/C的商，或如果C＞D，Q是B/D的商。
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公开(公告)号：CN103229152A
公开(公告)日：2013-07-31
申请号：CN201180056650.2
申请日：2011-09-05
Applicant: 国际商业机器公司
Inventor： 上田真
CPC classification number: G06F12/084 , G06F12/1036
Abstract: 本发明实现了高速缓存一致性控制，其中共享存储器类型多处理器系统的可缩放性得到提高，并且成本性能通过抑制硬件和软件的成本而得到改善。在一种用于控制多处理器系统的高速缓存一致性的系统中，在该多处理器系统中，包括高速缓存和TLB的多个处理器共享系统存储器，多个处理器中的每个处理器包括TLB控制单元，该TLB控制单元进一步包括：执行TLB搜索的TLB搜索单元；以及在无命中获得于TLB搜索中并且产生TLB中断时执行TLB注册信息处理的一致性处置器。一致性处置器包括：用于执行对系统存储器的页面表的搜索并且对TLB注册信息执行替换的TLB替换处置器；用于处置TLB未命中中断的TLB未命中异常处置单元，该TLB中断是在TLB中断不是由页面错误引起、但是匹配地址的注册信息未存在于TLB中时发生；以及用于处置存储中断的存储异常处置单元，该存储中断是在匹配地址的注册信息存在于TLB中、但是访问授权被违反时发生。
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公开(公告)号：CN101061462A
公开(公告)日：2007-10-24
申请号：CN200580040025.3
申请日：2005-11-21
Applicant: 国际商业机器公司
Inventor： 上田真
IPC: G06F9/52 , G06F12/00 , G06F13/36 , G06F15/167
CPC classification number: G06F13/4217 , G06F9/526
Abstract: 本发明提供一种能够用简单的结构实现与具有锁变量的原子读出修改写入功能的高成本的系统同样的功能的多处理器系统。如果某一CPU断言读出信号READ，则从锁寄存器18读出锁变量LOCK，并且将锁定状态“1”的锁变量LOCK写入到锁寄存器18。在所读出的锁变量LOCK是非锁定状态“0”的情况下，该CPU能够获得锁。由于读出锁变量LOCK并且写入锁定状态“1”的主锁变量LOCK，所以此后即使另一CPU断言读出信号READ，也会因为从锁寄存器18读出锁定状态“1”的锁变量LOCK，而使该另一CPU不能获得锁。
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公开(公告)号：CN101061462B
公开(公告)日：2010-10-06
申请号：CN200580040025.3
申请日：2005-11-21
Applicant: 国际商业机器公司
Inventor： 上田真
IPC: G06F9/52 , G06F12/00 , G06F13/36 , G06F15/167
CPC classification number: G06F13/4217 , G06F9/526
Abstract: 本发明提供一种能够用简单的结构实现与具有锁变量的原子读出修改写入功能的高成本的系统同样的功能的多处理器系统。如果某一CPU断言读出信号READ，则从锁寄存器18读出锁变量LOCK，并且将锁定状态“1”的锁变量LOCK写入到锁寄存器18。在所读出的锁变量LOCK是非锁定状态“0”的情况下，该CPU能够获得锁。由于读出锁变量LOCK并且写入锁定状态“1”的主锁变量LOCK，所以此后即使另一CPU断言读出信号READ，也会因为从锁寄存器18读出锁定状态“1”的锁变量LOCK，而使该另一CPU不能获得锁。
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公开(公告)号：CN1790915A
公开(公告)日：2006-06-21
申请号：CN200510119427.4
申请日：2005-11-11
Applicant: 国际商业机器公司
IPC: H03K23/64
CPC classification number: G06F1/06
Abstract: 本发明的目的是生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)间的频率freq的输出时钟信号。时钟分频电路(12)有选择地生成分频时钟信号CLK1，CLK2。离散值校正电路(14)控制时钟分频电路(12)，以便如果C＜D，将生成时钟信号CLK2一次和时钟信号CLK1(Q－1)次的过程重复C次，然后，生成时钟信号CLK1 R次，以及如果C＞D，将生成时钟信号CLK1一次和时钟信号CLK2(Q－1)次的过程重复D次，然后生成时钟信号CLK2 R次。A，B和C是满足freq＝fref/(A+C/B)的自然数。在D＝B－C中，如果C＜D，Q是B/C的商，或如果C＞D，Q是B/D的商。
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