公开(公告)号：CN118033379A

公开(公告)日：2024-05-14

申请号：CN202410208461.1

申请日：2024-02-26

Applicant: 哈尔滨工业大学(威海)

Inventor： 邓立宝 ,  杨喆 ,  李春磊 ,  乔立岩

IPC: G01R31/28 ,  G06F17/10

Abstract: 2.5D集成电路BIST测试链配置优化模型及测试链路配置方法，属于集成电路测试领域，本发明为解决现有2.5D集成电路测试时平衡测试时间与测试硬件开销的效果不理想的问题。本发明优化模型描述为：将2.5D集成电路中间层上的M个晶片水平划分出最多#imgabs0#个测试链，再垂直划分出最多#imgabs1#个测试组；优化模型的决策变量可以定义为：决策变量xij的集合#imgabs2#和决策变量zikj的集合#imgabs3##imgabs4#优化模型的目标为最小化测试成本F1以及最小化硬件成本F2。

公开(公告)号：CN116843024A

公开(公告)日：2023-10-03

申请号：CN202310808109.7

申请日：2023-07-03

Applicant: 哈尔滨工业大学(威海)

Inventor： 邓立宝 ,  李春磊 ,  狄原竹 ,  乔立岩

IPC: G06N3/126 ,  G01R31/28

Abstract: 基于分解多目标进化算法的2.5D集成电路测试路径优化方法，属于集成电路测试优化领域，本发明为解决传统优化方法在求解多目标优化问题时，通常需要问题的梯度信息而不能够高效地求解，平衡测试时间与测试硬件开销的效果不理想的问题。本发明方法包括：步骤一、初始化，对2.5D集成电路的测试路径配置方案生成初始种群，并依据多目标进化算法评估初始种群指标，选择最优适应度指标作为初始种群的理想点；步骤二、采用交叉和变异算子产生新解，并依据多目标进化算法评估新解、更新理想点步骤三、环境选择，包括更新邻域解和精英解集合；步骤四、多次执行步骤二、三迭代过程，直至迭代结束，输出精英解集合。

公开(公告)号：CN110007217A

公开(公告)日：2019-07-12

申请号：CN201910431231.0

申请日：2019-05-22

Applicant: 哈尔滨工业大学(威海)

Inventor： 邓立宝 ,  付宁 ,  乔立岩 ,  孙宁 ,  彭喜元

IPC: G01R31/28

Abstract: 一种低功耗边界扫描测试方法，属于SOC边界扫描测试领域，本发明为解决现有的低功耗边界扫描测试方法以牺牲故障覆盖率为代价，影响测试结果的问题。本发明方法为：SOC上的每个芯片的输出端接入BSLC扫描单元，n个BSLC扫描单元中相邻两边界扫描单元的SI端和SO端依次相连，串联构成输入边界扫描链，用于向功能路径发送测试激励；每个芯片的输入端接入BSCC扫描单元，m个BSCC扫描单元中相邻两边界扫描单元的SI端和SO端依次相连，串联构成输出边界扫描链，用于捕获和移出测试响应。每一位测试数据移入时，整个扫描链上触发器的状态转换不超过两次，大大减少了测试功耗。

公开(公告)号：CN116842408A

公开(公告)日：2023-10-03

申请号：CN202310808115.2

申请日：2023-07-03

Applicant: 哈尔滨工业大学(威海)

Inventor： 邓立宝 ,  李春磊 ,  狄原竹 ,  乔立岩

IPC: G06F18/23 ,  G06N3/126 ,  G01R31/28

Abstract: 基于差分进化算法聚类的2.5D集成电路小时延缺陷检测方法，属于集成电路测试优化技术领域，本发明为解决传统2.5D集成电路小时延缺陷检测方法测试成本开销大、测试速度慢的问题。本发明方法包括：步骤一，读取2.5D集成电路关键路径数据作为待聚类数据；步骤二，使用差分进化算法对寄存器中的待聚类数据进行处理，获取最优聚类方案：无需提前设定分组数量，可以在运行过程中确定最佳分组数量，通过变异、交叉和选择等操作实现对聚类过程的优化，确定最佳聚类方案；步骤三，根据最优聚类方案选择每个子类中的聚类中心作为代表性关键路径，测量代表性关键路径上的延迟并映射到其他关键路径上，完成检测集成电路关键路径上的小时延缺陷。

公开(公告)号：CN110007217B

公开(公告)日：2021-06-25

申请号：CN201910431231.0

申请日：2019-05-22

Applicant: 哈尔滨工业大学(威海)

Inventor： 邓立宝 ,  付宁 ,  乔立岩 ,  孙宁 ,  彭喜元

IPC: G01R31/28

Abstract: 一种低功耗边界扫描测试方法，属于SOC边界扫描测试领域，本发明为解决现有的低功耗边界扫描测试方法以牺牲故障覆盖率为代价，影响测试结果的问题。本发明方法为：SOC上的每个芯片的输出端接入BSLC扫描单元，n个BSLC扫描单元中相邻两边界扫描单元的SI端和SO端依次相连，串联构成输入边界扫描链，用于向功能路径发送测试激励；每个芯片的输入端接入BSCC扫描单元，m个BSCC扫描单元中相邻两边界扫描单元的SI端和SO端依次相连，串联构成输出边界扫描链，用于捕获和移出测试响应。每一位测试数据移入时，整个扫描链上触发器的状态转换不超过两次，大大减少了测试功耗。