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公开(公告)号：CN103729049B
公开(公告)日：2016-06-29
申请号：CN201310425245.4
申请日：2013-09-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F1/32
CPC classification number: H03K19/0008 , G04F10/005
Abstract: 一种电压缩放电路包括第一关键路径和边沿检测单元。第一关键路径包括输入端和输出端。边沿检测单元包括第一输入端、第二输入端、计数器和时间-数字转换器（TDC）。第一关键路径的输入端与边沿检测单元的第一输入端电连接，而该关键路径的输出端与边沿检测单元的第二输入端电连接。计数器被配置成基于时钟周期测量边沿检测单元的第一输入端的起始信号的有效边沿和所述边沿检测单元的第二输入端的停止信号的有效边沿之间的持续时间。TDC被配置成测量持续时间的开始部分和结束部分。本发明还提供了电压缩放技术的方法和装置。
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公开(公告)号：CN111510405A
公开(公告)日：2020-08-07
申请号：CN202010078410.3
申请日：2020-02-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H04L25/03
Abstract: 提供了一种优化脉冲整形的时钟数据恢复系统，该系统包括配置为接收信号并将初始的临时判决组提供给判决前馈均衡器的限幅器，其中判决前馈均衡器提供完全均衡的输出信号。可以将限幅器合并为判决反馈均衡器的一部分，以提供更好质量的临时判决。时钟数据恢复系统还接收部分均衡的第一输出信号，通过向模数控制器提供调节信号，以使得该信号最佳地整形而用于在理想位置处时钟采样。本发明的实施例还提供了串行器/解串器(SerDes)接收器和用于数据传输的方法。
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公开(公告)号：CN103905030B
公开(公告)日：2017-08-25
申请号：CN201310071618.2
申请日：2013-03-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0175
CPC classification number: H03K3/012 , H03K3/356008 , H03K3/356043 , H03K3/3562
Abstract: 本发明涉及用于低功率应用的MCML保留触发器/锁存器以及降低MCML逻辑电路器件的动态/静态功耗的器件和方法。为了在断电模式期间保留寄存器内容，公开了MCML保留锁存器和触发器。MCML架构中的保留锁存器电路用于在断电模式期间保留关键寄存器内容，其中包括时钟树路径上的时钟缓冲器的组合逻辑被断电以降低动态/静态功耗。MCML保留触发器包括主锁存器和从锁存器，电源开关加至主锁存器以在断电模式期间使主锁存器断电。从锁存器包括下拉电路，其在断电模式期间保持有效以使从锁存器以适当的电压电平保留数据。还公开了其他器件和方法。
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Patent Agency Ranking
公开(公告)号：CN111510404B
公开(公告)日：2023-04-25
申请号：CN202010078409.0
申请日：2020-02-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H04L25/03
Abstract: 提供了具有前标记和后标记抽头的多抽头差分前馈均衡器(DFFE)配置。与前馈均衡器(FFE)相比，DFFE具有降低噪声和/或串扰的特性，因为与FFE使用实际模拟信号输入不同，DFFE使用限幅器的判决输出作为有限脉冲响应(FIR)的输入。临时判决限幅器的数字输出与抽头系数相乘以减少噪声。此外，由于数字输出被用作乘法器输入，所以乘法器有效地用作加法器，实现起来不太复杂。临时判决限幅器的输出处的判决是临时的，并在FIR滤波器中用于均衡信号。可以将均衡信号作为输入提供给下一阶段限幅器。最终阶段判决的误码率(BER)低于或优于先前阶段临时判决的BER。本发明实施例还提供判决前馈均衡器、串行器/解串器接收器和根据从通道接收的输入信号生成数据的方法。
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公开(公告)号：CN103905030A
公开(公告)日：2014-07-02
申请号：CN201310071618.2
申请日：2013-03-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0175
CPC classification number: H03K3/012 , H03K3/356008 , H03K3/356043 , H03K3/3562
Abstract: 本发明涉及用于低功率应用的MCML保留触发器/锁存器以及降低MCML逻辑电路器件的动态/静态功耗的器件和方法。为了在断电模式期间保留寄存器内容，公开了MCML保留锁存器和触发器。MCML架构中的保留锁存器电路用于在断电模式期间保留关键寄存器内容，其中包括时钟树路径上的时钟缓冲器的组合逻辑被断电以降低动态/静态功耗。MCML保留触发器包括主锁存器和从锁存器，电源开关加至主锁存器以在断电模式期间使主锁存器断电。从锁存器包括下拉电路，其在断电模式期间保持有效以使从锁存器以适当的电压电平保留数据。还公开了其他器件和方法。
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公开(公告)号：CN111510405B
公开(公告)日：2023-04-28
申请号：CN202010078410.3
申请日：2020-02-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H04L25/03
Abstract: 提供了一种优化脉冲整形的时钟数据恢复系统，该系统包括配置为接收信号并将初始的临时判决组提供给判决前馈均衡器的限幅器，其中判决前馈均衡器提供完全均衡的输出信号。可以将限幅器合并为判决反馈均衡器的一部分，以提供更好质量的临时判决。时钟数据恢复系统还接收部分均衡的第一输出信号，通过向模数控制器提供调节信号，以使得该信号最佳地整形而用于在理想位置处时钟采样。本发明的实施例还提供了串行器/解串器(SerDes)接收器和用于数据传输的方法。
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公开(公告)号：CN111510404A
公开(公告)日：2020-08-07
申请号：CN202010078409.0
申请日：2020-02-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H04L25/03
Abstract: 提供了具有前标记和后标记抽头的多抽头差分前馈均衡器(DFFE)配置。与前馈均衡器(FFE)相比，DFFE具有降低噪声和/或串扰的特性，因为与FFE使用实际模拟信号输入不同，DFFE使用限幅器的判决输出作为有限脉冲响应(FIR)的输入。临时判决限幅器的数字输出与抽头系数相乘以减少噪声。此外，由于数字输出被用作乘法器输入，所以乘法器有效地用作加法器，实现起来不太复杂。临时判决限幅器的输出处的判决是临时的，并在FIR滤波器中用于均衡信号。可以将均衡信号作为输入提供给下一阶段限幅器。最终阶段判决的误码率(BER)低于或优于先前阶段临时判决的BER。本发明实施例还提供判决前馈均衡器、串行器/解串器接收器和根据从通道接收的输入信号生成数据的方法。
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公开(公告)号：CN103729049A
公开(公告)日：2014-04-16
申请号：CN201310425245.4
申请日：2013-09-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F1/32
CPC classification number: H03K19/0008 , G04F10/005
Abstract: 一种电压缩放电路包括第一关键路径和边沿检测单元。第一关键路径包括输入端和输出端。边沿检测单元包括第一输入端、第二输入端、计数器和时间-数字转换器（TDC）。第一关键路径的输入端与边沿检测单元的第一输入端电连接，而该关键路径的输出端与边沿检测单元的第二输入端电连接。计数器被配置成基于时钟周期测量边沿检测单元的第一输入端的起始信号的有效边沿和所述边沿检测单元的第二输入端的停止信号的有效边沿之间的持续时间。TDC被配置成测量持续时间的开始部分和结束部分。本发明还提供了电压缩放技术的方法和装置。
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