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公开(公告)号：CN111510404B
公开(公告)日：2023-04-25
申请号：CN202010078409.0
申请日：2020-02-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H04L25/03
Abstract: 提供了具有前标记和后标记抽头的多抽头差分前馈均衡器(DFFE)配置。与前馈均衡器(FFE)相比，DFFE具有降低噪声和/或串扰的特性，因为与FFE使用实际模拟信号输入不同，DFFE使用限幅器的判决输出作为有限脉冲响应(FIR)的输入。临时判决限幅器的数字输出与抽头系数相乘以减少噪声。此外，由于数字输出被用作乘法器输入，所以乘法器有效地用作加法器，实现起来不太复杂。临时判决限幅器的输出处的判决是临时的，并在FIR滤波器中用于均衡信号。可以将均衡信号作为输入提供给下一阶段限幅器。最终阶段判决的误码率(BER)低于或优于先前阶段临时判决的BER。本发明实施例还提供判决前馈均衡器、串行器/解串器接收器和根据从通道接收的输入信号生成数据的方法。
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公开(公告)号：CN109412584A
公开(公告)日：2019-03-01
申请号：CN201810588939.2
申请日：2018-06-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了用于实施时钟和数据恢复的电路和方法。在一个实例中，公开了一种时钟和数据恢复电路。该电路包括三阶数字滤波器，例如，包括三个串联连接的累加器的有限状态机(FSM)。在这三个累加器中，第一累加器接收输入相位码，其中，输入相位码表示在每个FSM周期处的数据信号与时钟信号之间的相位时序差，并且累加不同FSM周期的输入相位码，以在每个FSM周期处产生一阶相位码；第二累加器累加不同FSM周期的输入相位码和一阶相位码，以在每个FSM周期处产生二阶相位码；并且第三累加器累加不同FSM周期的输入相位码和二阶相位码，以在每个FSM周期处产生三阶相位码。
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公开(公告)号：CN109412584B
公开(公告)日：2022-07-01
申请号：CN201810588939.2
申请日：2018-06-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了用于实施时钟和数据恢复的电路和方法。在一个实例中，公开了一种时钟和数据恢复电路。该电路包括三阶数字滤波器，例如，包括三个串联连接的累加器的有限状态机(FSM)。在这三个累加器中，第一累加器接收输入相位码，其中，输入相位码表示在每个FSM周期处的数据信号与时钟信号之间的相位时序差，并且累加不同FSM周期的输入相位码，以在每个FSM周期处产生一阶相位码；第二累加器累加不同FSM周期的输入相位码和一阶相位码，以在每个FSM周期处产生二阶相位码；并且第三累加器累加不同FSM周期的输入相位码和二阶相位码，以在每个FSM周期处产生三阶相位码。
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公开(公告)号：CN111510404A
公开(公告)日：2020-08-07
申请号：CN202010078409.0
申请日：2020-02-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H04L25/03
Abstract: 提供了具有前标记和后标记抽头的多抽头差分前馈均衡器(DFFE)配置。与前馈均衡器(FFE)相比，DFFE具有降低噪声和/或串扰的特性，因为与FFE使用实际模拟信号输入不同，DFFE使用限幅器的判决输出作为有限脉冲响应(FIR)的输入。临时判决限幅器的数字输出与抽头系数相乘以减少噪声。此外，由于数字输出被用作乘法器输入，所以乘法器有效地用作加法器，实现起来不太复杂。临时判决限幅器的输出处的判决是临时的，并在FIR滤波器中用于均衡信号。可以将均衡信号作为输入提供给下一阶段限幅器。最终阶段判决的误码率(BER)低于或优于先前阶段临时判决的BER。本发明实施例还提供判决前馈均衡器、串行器/解串器接收器和根据从通道接收的输入信号生成数据的方法。
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