公开(公告)号：CN114724971A

公开(公告)日：2022-07-08

申请号：CN202110727771.0

申请日：2021-06-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李沛轩 ,  陈宏铭 ,  陈广行 ,  郑宇翔 ,  陈晓萌

IPC: H01L21/66

Abstract: 本发明的一部分涉及一种半导体结构检查方法，所述半导体结构检查方法将高原子序数材料施加到晶片的半导体结构的一个或多个表面。一个或多个表面在与晶片的表面的深度不同的深度处。使电子束扫描遍及半导体结构，以使得在集电极处收集反向散射电子信号。基于集电极处的由高原子序数材料产生的反向散射电子信号的强度来产生半导体结构的轮廓扫描。高原子序数材料增加半导体结构的一个或多个表面的反向散射电子信号的强度，使得轮廓扫描中的对比度增加。轮廓扫描的增加的对比度实现半导体结构的准确临界尺寸测量。

公开(公告)号：CN106158617B

公开(公告)日：2020-05-01

申请号：CN201510694312.1

申请日：2015-10-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭成毅 ,  叶致锴 ,  张智胜 ,  江宏礼 ,  陈宏铭 ,  杨育佳

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: 一种半导体器件包括：鳍结构，设置在衬底上方；栅极结构，设置在鳍结构的部分上方；源极/漏极结构，其包括鳍结构中未被栅极结构覆盖的部分；层间介电层，形成在鳍结构、栅极结构和源极/漏极结构上方；接触孔，形成在层间介电层中；以及接触材料，设置在接触孔中。鳍结构在第一方向上延伸并且包括上层，上层的部分从隔离绝缘层暴露。栅极结构在与第一方向垂直的第二方向上延伸。本发明还提供了一种制造包括FinFET的半导体器件的方法。

公开(公告)号：CN109817548A

公开(公告)日：2019-05-28

申请号：CN201811359669.4

申请日：2018-11-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢文杰 ,  叶书佑 ,  高克斌 ,  钟佳宏 ,  吴立仁 ,  陈俊佑 ,  陈宏铭 ,  吴泳铤

IPC: H01L21/67

Abstract: 本公开一些实施例提供一种晶圆处理系统，包括处理腔室、排放导管、采样管、防护元件、及气体感测器。排放导管连接到处理腔室。采样管位在排放导管中并沿延伸方向所延伸。防护元件位在采样管的上游端(靠近制程腔室处)，且从上游端观察，采样管被防护元件所覆盖。气体感测器连接到采样管，且配置以监测排放导管中的气体状况。

公开(公告)号：CN102074572B

公开(公告)日：2013-01-30

申请号：CN201010528793.6

申请日：2010-10-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 袁锋 ,  李宗霖 ,  陈宏铭 ,  张长昀

IPC: H01L29/06 ,  H01L29/78 ,  H01L27/088 ,  H01L21/762

CPC classification number: H01L21/76224 ,  H01L21/76229 ,  H01L21/823431 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/1211

Abstract: 一种集成电路结构，包括一基底，其具有一第一部分于一第一元件区中与一第二部分于一第二元件区中；以及两个隔离区于该第一元件区中且于该基底上。所述两个隔离区包括一第一介电材料其具有一第一k值。一半导体条介于所述两个隔离区之间并与所述两个隔离区邻接，随着该半导体条的一顶部部分形成一半导体鳍状物于所述两个隔离区的顶部表面上。一额外的隔离区于该第二元件区中且于该基底上。该额外的隔离区包括一第二介电材料其具有大于该第一k值的一第二k值。通过使用低介电常数材料来形成元件内浅沟槽隔离区，减少了鳍式场效应晶体管的寄生栅极电容并且增加分别的鳍式场效应晶体管的速度。

公开(公告)号：CN106158617A

公开(公告)日：2016-11-23

申请号：CN201510694312.1

申请日：2015-10-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭成毅 ,  叶致锴 ,  张智胜 ,  江宏礼 ,  陈宏铭 ,  杨育佳

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: 一种半导体器件包括：鳍结构，设置在衬底上方；栅极结构，设置在鳍结构的部分上方；源极/漏极结构，其包括鳍结构中未被栅极结构覆盖的部分；层间介电层，形成在鳍结构、栅极结构和源极/漏极结构上方；接触孔，形成在层间介电层中；以及接触材料，设置在接触孔中。鳍结构在第一方向上延伸并且包括上层，上层的部分从隔离绝缘层暴露。栅极结构在与第一方向垂直的第二方向上延伸。本发明还提供了一种制造包括FinFET的半导体器件的方法。

公开(公告)号：CN102054741B

公开(公告)日：2013-11-06

申请号：CN201010518038.X

申请日：2010-10-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 袁锋 ,  李宗霖 ,  陈宏铭 ,  张长昀

IPC: H01L21/762 ,  H01L21/336

CPC classification number: H01L21/845 ,  H01L21/76224 ,  H01L21/823431 ,  H01L29/66795

Abstract: 本发明提供一种形成集成电路结构的方法，包括：提供一半导体基底，包括一顶部表面；形成一第一绝缘区和一第二绝缘区于半导体基底中；及凹陷化第一绝缘区和第二绝缘区，其中第一绝缘区和第二绝缘区剩余部分的顶部表面是平坦表面或凹陷表面，且其中位于第一绝缘区和第二绝缘区的移除部分之间，且邻接两者的部分半导体基底形成一鳍。通过于鳍式场效应晶体管的栅电极下形成平坦浅沟槽隔离区或凹陷浅沟槽隔离区，可减少鳍式场效应晶体管的寄生栅极电容，且也可增加对应鳍式场效应晶体管的速度。

公开(公告)号：CN101170079A

公开(公告)日：2008-04-30

申请号：CN200710103307.4

申请日：2007-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 梁春升 ,  陈宏铭 ,  黄健朝 ,  杨富量

IPC: H01L21/8238 ,  H01L21/336 ,  H01L21/28 ,  H01L27/092 ,  H01L29/78 ,  H01L29/417

CPC classification number: H01L21/823814 ,  H01L27/092 ,  H01L29/165 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

Abstract: 本发明提供一种半导体结构的形成方法，包括：提供半导体基底，其具有PMOS区域以及NMOS区域；形成PMOS元件于该PMOS区域，包括：形成第一栅极叠层于半导体基底上；形成第一补偿间隙壁于第一栅极叠层侧壁；使用第一补偿间隙壁作为掩模，而形成应激源于该半导体基底中；及外延成长第一凸出源极/漏极延伸区域于该应激源上，且连接该第一补偿间隙壁；以及形成NMOS元件于NMOS区域，包括：形成第二栅极叠层于该半导体基底上；形成第二补偿间隙壁于第二栅极叠层侧壁；使用第二补偿间隙壁作为掩模，外延成长第二凸出源极/漏极延伸区域于半导体基底上；以及形成深源极/漏极区域，其连接第二凸出源极/漏极延伸区域。本发明可以改善MOS装置的性能。

公开(公告)号：CN102034868A

公开(公告)日：2011-04-27

申请号：CN201010288100.0

申请日：2010-09-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 袁锋 ,  陈宏铭 ,  李宗霖 ,  张长昀 ,  万幸仁

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/66795 ,  H01L21/308 ,  H01L29/7851 ,  H01L29/7853

Abstract: 本发明关于鳍式场效应晶体管的隔离结构。本发明公开了一种半导体装置及场效应晶体管，该鳍式场效应晶体管包括含一主要表面的基材；多个鳍式结构，突出此基材的主要表面，其中每个鳍式结构均包含由一过渡位置所分离的上部及下部，此过渡位置位于鳍式结构的侧壁与基材主要表面夹角85度处，其中此上部具有与此基材主要表面实质上垂直的侧壁及具有第一宽度的顶面，此下部具有位于此上部的两侧锥形侧壁及具有第二宽度的底部，此第二宽度大于此第一宽度；及多个隔离结构位于此些鳍式结构之间，其中每个隔离结构均自此基材的此主要表面延伸至过渡位置上方的一点。本发明可用以形成或制造用于无隔离凹陷的鳍式场效应晶体管的鳍式结构。

公开(公告)号：CN100530598C

公开(公告)日：2009-08-19

申请号：CN200710103307.4

申请日：2007-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 梁春升 ,  陈宏铭 ,  黄健朝 ,  杨富量

IPC: H01L21/8238 ,  H01L21/336 ,  H01L21/28 ,  H01L27/092 ,  H01L29/78 ,  H01L29/417

CPC classification number: H01L21/823814 ,  H01L27/092 ,  H01L29/165 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

Abstract: 本发明提供一种半导体结构的形成方法，包括：提供半导体基底，其具有PMOS区域以及NMOS区域；形成PMOS元件于该PMOS区域，包括：形成第一栅极叠层于半导体基底上；形成第一补偿间隙壁于第一栅极叠层侧壁；使用第一补偿间隙壁作为掩模，而形成应激源于该半导体基底中；及外延成长第一凸出源极/漏极延伸区域于该应激源上，且连接该第一补偿间隙壁；以及形成NMOS元件于NMOS区域，包括：形成第二栅极叠层于该半导体基底上；形成第二补偿间隙壁于第二栅极叠层侧壁；使用第二补偿间隙壁作为掩模，外延成长第二凸出源极/漏极延伸区域于半导体基底上；以及形成深源极/漏极区域，其连接第二凸出源极/漏极延伸区域。本发明可以改善MOS装置的性能。

公开(公告)号：CN101118927A

公开(公告)日：2008-02-06

申请号：CN200710102429.1

申请日：2007-05-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈宏铭 ,  黄健朝 ,  杨富量

IPC: H01L29/78 ,  H01L29/417

CPC classification number: H01L29/665 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848

Abstract: 一种半导体元件，包括：半导体基底；栅极堆栈结构(gate stack)位于半导体基底上；间隙壁位于该栅极堆栈结构的侧壁上；轻掺杂源/漏极区与该栅极堆栈结构邻接；深源/漏极区与该轻掺杂源/漏极区邻接；以及分段金属硅化区位于该深源/漏极区与轻掺杂源/漏极区之上。其中该分段的金属硅化区包括第一部分，其具有第一厚度、第二部分与该第一部分邻接且具有第二厚度，而该第二厚度实质上小于该第一厚度。又其中该第二部分较该第一部分靠近通道区。