公开(公告)号：CN108809276A

公开(公告)日：2018-11-13

申请号：CN201711204386.8

申请日：2017-11-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡孟庭 ,  蔡健群 ,  林木山 ,  黄文宏 ,  陈佑齐

IPC: H03K5/14

CPC classification number: H03K5/131 ,  H03K5/133 ,  H03K2005/00058 ,  H03K5/14

Abstract: 本公开实施例提供一种数字控制延迟线。数字控制延迟线包括耦接成一链的多个延迟单元耦接成一链，形成一传输路径以传输一输入信号并将输入信号延迟一第一延迟时间。当在链中的一单一延迟单元操作在一反馈模式、于链中在单一延迟单元之前的延迟单元操作在一传输模式、于链中在单一延迟单元之后的一第一后续延迟单元操作在一待机模式，以及于链中在第一延续延迟单元之后的延迟单元操作在一闲置模式时，形成第一传输路径。当单一延迟单元或一对的延迟单元操作在反馈模式时，在单一延迟单元或是该对的延迟单元之后的后续级的延迟单元操作在待机模式，以防止浮动节点的产生，因而当传输路径改变时则无突波会发生。

公开(公告)号：CN102457261A

公开(公告)日：2012-05-16

申请号：CN201110082935.5

申请日：2011-04-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈佑齐

IPC: H03K19/00

CPC classification number: H04L7/0338

Abstract: 一种时钟和数据恢复(CDR)电路包括边沿检测器、边沿选择器以及相位选择器。将所述边沿检测器设置为检测串行输入数据的边沿和提供边沿检测结果。利用多个时钟相位过采样所述串行输入数据。将为恢复的时钟选择其中一个所述多个时钟相位的所述边沿选择器设置为提供边沿选择结果、作为第一输入端接收所述最终边沿选择结果、以及作为第二输入端接收所述边沿检测结果。设置所述相位选择器为提供恢复的时钟和恢复的数据。

公开(公告)号：CN102457261B

公开(公告)日：2014-02-12

申请号：CN201110082935.5

申请日：2011-04-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈佑齐

IPC: H03K19/00

CPC classification number: H04L7/0338

Abstract: 一种时钟和数据恢复(CDR)电路包括边沿检测器、边沿选择器以及相位选择器。将所述边沿检测器设置为检测串行输入数据的边沿和提供边沿检测结果。利用多个时钟相位过采样所述串行输入数据。将为恢复的时钟选择其中一个所述多个时钟相位的所述边沿选择器设置为提供边沿选择结果、作为第一输入端接收所述最终边沿选择结果、以及作为第二输入端接收所述边沿检测结果。设置所述相位选择器为提供恢复的时钟和恢复的数据。