公开(公告)号：CN110544612A

公开(公告)日：2019-12-06

申请号：CN201910117604.7

申请日：2019-02-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢得贤 ,  曾李全

IPC: H01J37/32

Abstract: 本申请涉及改进的离子束蚀刻反应腔及执行蚀刻过程的方法。在一些实施例中，本揭露涉及一种离子束蚀刻设备。所述离子束蚀刻设备包含：衬底固持件，其放置于处理反应腔内；及等离子体源，其与所述处理反应腔连通。真空泵借助于入口耦合到所述处理反应腔。一或多个隔板布置于所述衬底固持件与所述处理反应腔的下表面之间。副产物再分配器经配置以将来自蚀刻过程的副产物从所述一或多个隔板的外部移动到所述一或多个隔板正下方。

公开(公告)号：CN112310281A

公开(公告)日：2021-02-02

申请号：CN202010448203.2

申请日：2020-05-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢得贤 ,  陈姿妤 ,  涂国基 ,  曾元泰

IPC: H01L45/00 ,  H01L27/24

Abstract: 一种集成电路元件及其制造方法，一电阻式随机处理记忆体单元堆叠形成于一介电层中的一开口上，介电层足够厚且开口足够深，以使得电阻式随机处理记忆体单元可用平坦化制程所形成。所得到的电阻式随机处理记忆体单元可具有U形轮廓。电阻式随机处理记忆体单元的面积包括来自平行于基材的电阻式随机处理记忆体单元的层的底部的贡献及大致上垂直于基材的电阻式随机处理记忆体单元的层的侧部的贡献。弯曲的电阻式随机处理记忆体单元的侧部及底部的组合提供相较于平坦的单元堆叠的提升的面积，提升的面积降低了电阻式随机处理记忆体单元的形成电压及设定电压。

公开(公告)号：CN114695310A

公开(公告)日：2022-07-01

申请号：CN202110507106.0

申请日：2021-05-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢得贤 ,  张宇行 ,  陈益民

IPC: H01L23/528 ,  H01L23/532 ,  H01L21/768

Abstract: 在一些实施例中，本公开涉及一种集成芯片，其包含配置在衬底或第一介电层内的导电结构。第一阻挡层配置在导电结构的最外部侧壁和底部表面上。第二阻挡层配置在第一阻挡层的外部表面上。第二阻挡层将第一阻挡层与衬底或第一介电层隔开。第二介电层配置在衬底或第一介电层上方。通孔结构延伸穿过第二介电层，直接配置在第一阻挡层和第二阻挡层的最顶部表面上方，且通过第一阻挡层和第二阻挡层电耦合到导电结构。

公开(公告)号：CN110544612B

公开(公告)日：2022-04-01

申请号：CN201910117604.7

申请日：2019-02-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢得贤 ,  曾李全

IPC: H01J37/32

Abstract: 本申请涉及改进的离子束蚀刻反应腔及执行蚀刻过程的方法。在一些实施例中，本揭露涉及一种离子束蚀刻设备。所述离子束蚀刻设备包含：衬底固持件，其放置于处理反应腔内；及等离子体源，其与所述处理反应腔连通。真空泵借助于入口耦合到所述处理反应腔。一或多个隔板布置于所述衬底固持件与所述处理反应腔的下表面之间。副产物再分配器经配置以将来自蚀刻过程的副产物从所述一或多个隔板的外部移动到所述一或多个隔板正下方。

公开(公告)号：CN116190395A

公开(公告)日：2023-05-30

申请号：CN202210834478.9

申请日：2022-07-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张永昌 ,  林诗玮 ,  谢得贤 ,  林荣义

IPC: H01L27/146

Abstract: 本发明涉及图像传感器集成芯片。图像传感器集成芯片包括设置在具有第一半导体材料区域的衬底内的光电二极管区域。第二半导体材料区域设置在衬底上。图案化掺杂层布置在衬底和第二半导体材料区域之间。第二半导体材料区域包括连接至第二半导体材料区域的底面的侧壁。侧壁延伸穿过图案化掺杂层。第二半导体材料区域的底面位于光电二极管区域正上方。本申请的实施例还涉及形成图像传感器集成芯片的方法。

公开(公告)号：CN113299685A

公开(公告)日：2021-08-24

申请号：CN202110573339.0

申请日：2021-05-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢得贤 ,  曾元泰

IPC: H01L27/24

Abstract: 一种存储器器件包括：轨条结构的第一阵列，沿第一水平方向延伸，其中轨条结构中的每一者被形成为作为底部电极；以及轨条结构的第二阵列，在侧向上沿第二水平方向延伸且在侧向上沿第一水平方向间隔开。第二阵列中的轨条结构中的每一者被形成为作为顶部电极。存储器器件还包括：连续的介电存储层，位于轨条结构的第一阵列与轨条结构的第二阵列之间。所述连续的介电存储层提供对第一阵列的轨条结构与第二阵列的轨条结构之间的电流泄漏的保护。