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公开(公告)号：CN110970438B
公开(公告)日：2022-07-29
申请号：CN201910917271.6
申请日：2019-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11502 , H01L27/11507
Abstract: 一些实施例涉及铁电随机存取存储器(FeRAM)器件。该FeRAM器件包括：底部电极结构和位于底部电极结构上面的顶部电极。顶部电极具有在顶部电极的最外侧壁之间测量的第一宽度。铁电结构将底部电极结构与顶部电极分隔开。铁电结构具有在铁电结构的最外侧壁之间测量的第二宽度。第二宽度大于第一宽度，使得铁电结构包括反映第一宽度和第二宽度之间的差的凸缘。介电侧壁间隔件结构设置在凸缘上，并且覆盖顶部电极的最外侧壁。本发明的实施例还涉及存储器器件及其形成方法。
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公开(公告)号：CN110429086B
公开(公告)日：2021-12-14
申请号：CN201810998573.6
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/1159 , H01L27/11592 , H01L27/115
Abstract: 本申请的各个实施例针对集成电路及其形成方法。在一些实施例中，形成将衬底的存储区域与衬底的逻辑区域分隔开的隔离结构。在半导体存储区域上形成存储单元结构，并且形成覆盖存储单元结构和逻辑半导体区域的存储器覆盖层。对存储器覆盖层实施第一蚀刻以从逻辑半导体区域去除存储器覆盖层，并且限定隔离结构上的倾斜的面向逻辑器件的侧壁。在逻辑半导体区域上形成逻辑器件结构。此外，对存储器覆盖层实施第二蚀刻以从存储器半导体去除存储器覆盖层，同时留下存储器覆盖层的限定面向逻辑器件的侧壁的伪段。
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公开(公告)号：CN111863820A
公开(公告)日：2020-10-30
申请号：CN202010332129.8
申请日：2020-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11507
Abstract: 在一些实施例中，本揭示实施例是关于一种集成晶片及形成集成晶片的方法，此集成晶片包括布置在基板上方的一或多个堆叠的层间介电层内的一或多个下部互连层。底部电极设置在一或多个互连层上方，并且顶部电极设置在底部电极上方。铁电层设置在底部电极的第一表面与顶部电极的第二表面之间并且接触此第一表面及此第二表面。铁电层包括沿着垂直于第二方向的第一方向延伸越过顶部电极及底部电极的外表面的突起，此第二方向与第一表面正交。突起被限定在沿着第一及第二表面延伸的线之间。
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公开(公告)号：CN110875333A
公开(公告)日：2020-03-10
申请号：CN201910609485.7
申请日：2019-07-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159
Abstract: 在一个实施例中，本发明涉及存储器结构。存储器结构具有设置在衬底内的源极区和漏极区。选择栅极设置在源极区和漏极区之间的衬底上方。铁电随机存取存储器(FeRAM)器件设置在选择栅极和源极区之间的衬底上方。FeRAM器件包括布置在衬底和导电电极之间的铁电材料。本发明的实施例还涉及存储器结构、集成芯片和形成存储器结构的方法。本发明的实施例还涉及嵌入式铁电存储器单元。
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公开(公告)号：CN108183107A
公开(公告)日：2018-06-19
申请号：CN201711218990.6
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11592
Abstract: 本发明的实施例提供了一种半导体器件，包括存储器电路和逻辑电路。存储器电路包括字线、位线、公共线和具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管。逻辑电路包括具有栅极、漏极和源极的场效应晶体管(FET)。存储器晶体管具有形成在栅极介电层上的栅电极层，并且栅极介电层包括第一绝缘层和第一铁电(FE)材料层。FET具有形成在栅极介电层上的栅电极层，以及栅极介电层包括第二绝缘层和第二FE材料层。本发明的实施例还提供了形成该半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN104051615B
公开(公告)日：2017-03-01
申请号：CN201310234123.7
申请日：2013-06-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1608 , H01L27/2436 , H01L27/2463 , H01L45/04 , H01L45/1233 , H01L45/1253 , H01L45/1273 , H01L45/146 , H01L45/16 , H01L45/1675
Abstract: 本发明提供了电阻式随机存取存储器(RRAM)单元及其制造方法。RRAM单元包括晶体管和RRAM结构。该RRAM结构包括具有通孔部分和非平面部分的底部电极；共形地覆盖底部电极的非平面部分的电阻材料层；以及位于电阻材料层上的顶部电极。底部电极的通孔部分嵌入第一RRAM停止层中。底部电极的非平面部分具有顶点并且在通孔部分上方居中。本发明还提供了低形成电压的电阻式随机存取存储器(RRAM)。
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公开(公告)号：CN103579174A
公开(公告)日：2014-02-12
申请号：CN201210382138.3
申请日：2012-10-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/768
CPC classification number: H01L23/5223 , H01L27/10852 , H01L27/10894 , H01L27/10897 , H01L27/2436 , H01L28/40 , H01L29/94 , H01L45/04 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种工艺兼容去耦电容器器件及其制造方法。该去耦电容器器件包括在沉积工艺中沉积的第一介电层部分，该沉积工艺还沉积用于非易失性存储单元的第二介电层部分。使用单个掩模图案化这两部分。还提供了系统级芯片(SOC)器件，SOC包括RRAM单元和位于单个金属间介电层中的去耦电容器。还提供了用于形成工艺兼容去耦电容器的方法。该方法包括图案化顶部电极层、绝缘层和底部电极层以形成非易失性存储元件和去耦电容器。
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公开(公告)号：CN101740572A
公开(公告)日：2010-06-16
申请号：CN200910160321.7
申请日：2009-08-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/108 , H01L23/52 , H01L23/60
CPC classification number: H01L27/10894 , H01L27/0255 , H01L27/10811 , H01L27/10852 , H01L27/10897 , H01L28/60
Abstract: 本发明提供一种动态随机存取存储器(DRAM)元件，其具有金属-绝缘层-金属电容，此电容经由金属桥电性连接至PN结二极管，用以保护后段工艺(BEOL)中等离子体工艺所造成的电荷伤害。
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公开(公告)号：CN1825597A
公开(公告)日：2006-08-30
申请号：CN200610001671.5
申请日：2006-01-20
Applicant: 台湾积体电路制造股份有限公司
Inventor： 涂国基
CPC classification number: H01L21/84 , H01L27/1087 , H01L27/1203 , H01L29/945
Abstract: 本发明提供一种存储器元件，半导体元件及其制造方法，具体涉及一种整合于一绝缘层上有硅的单晶体管随机处理存储器具有一电容器结构，此电容器结构是埋藏在至少部分的SOI基底的电容器沟槽中，且一栅极结构是形成在SOI基底上。一上电极电容器结构是和栅极结构的栅电极同时形成，且两者由相同的材料所组成。一电容器结构的电容器介电层是和栅极结构的栅极介电层同时形成，且两者由相同的材料所组成。本发明整合在SOI基底上的1T－RAM元件可通过埋藏氧化层完全绝缘于其它元件，以降低耗能和增加运作速度。
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公开(公告)号：CN1825567A
公开(公告)日：2006-08-30
申请号：CN200510124393.8
申请日：2005-11-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 涂国基
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L27/10894 , H01L27/10852 , H01L28/91
Abstract: 本发明是有关于一种记忆晶胞电容与逻辑元件的整合制造方法及其结构。在本方法中，形成第一导电层与第二导电层分别位于半导体基材上的逻辑区与记忆晶胞区中。形成第一光阻层覆盖逻辑区，并暴露邻接在记忆晶胞区中的第二导电层的内金属介电层。蚀刻移除内金属介电层的暴露部分，以形成一开口邻接于第二导电层。形成电容介电层在上述开口的数个内壁上，以建构金属－绝缘－金属(MIM)电容。在本发明的半导体元件中包括：一逻辑元件，位于一基材上；以及一记忆晶胞，位于该基材上，其中该记忆晶胞具有至少一晶体管元件。该半导体元件所具有逻辑元件与记忆晶胞，而可改善传统电容制程中的高深宽比的问题。
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