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公开(公告)号：CN114792617A
公开(公告)日：2022-07-26
申请号：CN202110850151.6
申请日：2021-07-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01J37/32
Abstract: 用于活化电浆处理设备的组件的方法，电浆处理设备包括一感测器，用于检测在电浆处理工具的保护性表面涂层上的剥离弱化层的厚度或粗糙度、和/或用于检测由这样的剥离弱化层所产生的空浮的污染物。此方法包括：检测剥离弱化层积聚的有害物质的量、或来自此剥离弱化层的原子或分子的空浮的浓度，以及启始活化制程其对于此剥离弱化层进行珠磨以将此剥离弱化层从组件移除，同时维持保护性表面涂层的完整性。
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公开(公告)号：CN114496918A
公开(公告)日：2022-05-13
申请号：CN202210072996.1
申请日：2022-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 形成集成电路结构的方法包括形成晶体管的源极/漏极区，在源极/漏极区上方形成第一层间电介质，以及在源极/漏极区上方形成下部源极/漏极接触插塞，并且下部源极/漏极接触插塞电耦合至源极/漏极区。下部源极/漏极接触插塞延伸至第一层间电介质中。方法还包括在第一层间电介质和下部源极/漏极接触插塞上方沉积蚀刻停止层，在蚀刻停止层上方沉积第二层间电介质；以及执行刻蚀工艺以蚀刻第二层间电介质、蚀刻停止层和第一层间电介质的上部来形成开口，并且下部源极/漏极接触插塞的顶表面和侧壁暴露至开口；以及在开口中形成上部接触插塞。本发明的实施例还涉及集成电路结构以及另一种一种集成电路结构。
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公开(公告)号：CN113130395A
公开(公告)日：2021-07-16
申请号：CN202011606619.9
申请日：2020-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 在方法中，在半导体鳍上方形成第一介电层，在第一介电层上方形成第二介电层，使第二介电层凹进至每个半导体的顶部之下，在凹进的第二介电层上方形成第三介电层，使第三介电层凹进至半导体鳍的顶部之下，从而形成壁鳍。壁鳍包括凹进的第三介电层和设置在凹进的第三介电层下方的凹进的第二介电层，使第一介电层凹进至壁鳍的顶部之下，形成鳍衬垫层，使鳍衬垫层凹进并且使半导体鳍凹进，以及分别在凹进的半导体鳍上方形成源极/漏极外延层。源极/漏极外延层通过壁鳍彼此分隔开。本申请的实施例还涉及制造半导体器件的方法和半导体器件。
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公开(公告)号：CN107665862A
公开(公告)日：2018-02-06
申请号：CN201710561145.2
申请日：2017-07-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 一种方法包括蚀刻半导体衬底以形成第一沟槽和第二沟槽。在第一沟槽和第二沟槽之间留下半导体衬底的剩余部分作为半导体区。在半导体区的侧壁上和半导体区的顶面上方形成掺杂的介电层。掺杂的介电层包括掺杂剂。第一沟槽和第二沟槽填充有介电材料。然后，执行退火，并且掺杂的介电层中的p型掺杂剂或n型掺杂剂被扩散至半导体区中以形成扩散的半导体区。本发明实施例涉及形成鳍式场效应晶体管(FinFET)的方法，具体地涉及通过扩散掺杂和外延轮廓成型。
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公开(公告)号：CN115274447A
公开(公告)日：2022-11-01
申请号：CN202210524694.3
申请日：2022-05-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/66 , H01L21/67
Abstract: 根据本申请的一个实施例，提供了一种用于形成半导体器件的方法包括确定用于蚀刻在晶圆中的多个电介质区域的目标蚀刻深度。晶圆包括多个突出的半导体鳍和在多个突出的半导体鳍之间的多个电介质区域。该方法还包括蚀刻多个电介质区域，将光束投射到晶圆上，以及从自晶圆反射的反射光生成光谱，基于光谱确定用于蚀刻的终止点。终止点是预期时间点。将多个电介质区域蚀刻至目标蚀刻深度。多个电介质区域的蚀刻在终止点停止。根据本申请的其他实施例，还提供了用于形成半导体器件的装置。
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公开(公告)号：CN115148592A
公开(公告)日：2022-10-04
申请号：CN202210112349.9
申请日：2022-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3065 , H01L21/67 , H01J37/32
Abstract: 一种半导体元件制造方法与电浆蚀刻系统，在包含电浆制程的半导体元件制造方法中，设定电浆蚀刻机的流动速率控制器以生成蚀刻气体的一个或更多个流动速率，此一个或更多个流动速率对应至电浆蚀刻机的一个或更多个电浆束。监控通过对应至该电浆蚀刻机的一个或更多个电浆束的电浆放电所生成的发射光。基于一个或更多个流动速率及电浆放电的对应发射光，校准流动速率控制器。
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公开(公告)号：CN109326645B
公开(公告)日：2022-04-01
申请号：CN201810837206.8
申请日：2018-07-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 方法包括在衬底上形成鳍结构，其中鳍结构包括第一鳍有源区；第二鳍有源区；以及将第一鳍有源区与第二鳍有源区分隔开的隔离部件；在第一鳍有源区上形成第一栅极堆叠件，并且在第二鳍有源区上形成第二栅极堆叠件；以及通过第一干蚀刻对第一鳍有源区的第一源极/漏极区实施第一凹进工艺；实施第一外延生长以在第一源极/漏极区上形成第一源极/漏极部件；实施鳍侧壁拉回(FSWPB)工艺以去除第二鳍有源区上的介电层；以及实施第二外延生长以在第二鳍有源区的第二源极/漏极区上形成第二源极/漏极部件。本发明的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN113809068A
公开(公告)日：2021-12-17
申请号：CN202110274808.9
申请日：2021-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06
Abstract: 一种制造一半导体装置的方法包括与以下操作有关的步骤：将一晶体管的源极及漏极阱形成于一半导体基板中；将该晶体管的一栅极电极形成于该半导体基板上；将一隔离结构形成于该半导体基板中，该隔离结构邻近于该晶体管；以及将一第一层间介电质(inter‑layer dielectric；ILD)材料沉积在该晶体管及该隔离结构上。该方法亦包括以下步骤：将一电容膜堆叠沉积在该第一ILD材料上，将该电容膜堆叠中的图案形成在该隔离结构上，及藉由蚀刻该电容膜堆叠的一导电材料形成一电容板。蚀刻该导电材料包括以相对于该电容膜堆叠中的其他材料的至少16的一选择比执行一液体蚀刻制程。
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公开(公告)号：CN113206042A
公开(公告)日：2021-08-03
申请号：CN202110094617.4
申请日：2021-01-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 在制造包括Fin FET的半导体器件的方法中，在衬底上方形成沿第一方向延伸的鳍结构。在该衬底上方形成隔离绝缘层，使得鳍结构的上部从该隔离绝缘层暴露。在鳍结构的部分上方形成在与第一方向交叉的第二方向上延伸的栅极结构。在鳍结构的源极/漏极区的侧壁上形成鳍掩模层。通过等离子体蚀刻工艺凹进鳍结构的源极/漏极区。在该凹进的鳍结构上方形成外延源极/漏极结构。在凹进鳍结构的所述源极/漏极区的过程中，等离子体工艺包括以脉冲功率施加脉冲偏置电压和RF电压。本申请的实施例还涉及半导体器件。
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公开(公告)号：CN110556418A
公开(公告)日：2019-12-10
申请号：CN201811419893.8
申请日：2018-11-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L21/336 , H01L29/78
Abstract: 方法包括形成在衬底之上延伸第一高度的半导体鳍，在半导体鳍上方和衬底上方形成伪介电材料，在伪介电材料上方形成伪栅极材料，伪栅极材料在衬底之上延伸第二高度，使用多个蚀刻工艺蚀刻伪栅极材料以形成伪栅极堆叠件，其中，多个蚀刻工艺的每个蚀刻工艺均是不同的蚀刻工艺，其中，伪栅极堆叠件在第一高度处具有第一宽度，并且其中，伪栅极堆叠件在第二高度处具有与第一宽度不同的第二宽度。本发明的实施例还涉及半导体器件和方法。
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