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公开(公告)号：CN102184967A
公开(公告)日：2011-09-14
申请号：CN201110102484.7
申请日：2011-04-19
Applicant: 友达光电股份有限公司
IPC: H01L29/786 , H01L29/06
CPC classification number: H01L29/78621 , H01L29/7869
Abstract: 一种薄膜晶体管，包括栅极、电极对、配置于栅极与电极对之间的第一半导体层以及配置于第一半导体层与电极对之间的半导体叠层。半导体叠层包括第二半导体层以及至少一半导体层组。其中，第二半导体层邻近于电极对设置，半导体层组包括第三半导体层以及第四半导体层。此外，第二半导体层与第四半导体层包夹第三半导体层。详细而言，第三半导体层的导电率实质上小于第二半导体层的导电率及第四半导体层的导电率。本发明的薄膜晶体管通过半导体叠层中的空穴阻挡可以有效地降低TFT的光漏电流。
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Patent Agency Ranking
公开(公告)号：CN102097051B
公开(公告)日：2012-10-31
申请号：CN201010539210.X
申请日：2010-11-03
Applicant: 友达光电股份有限公司
Abstract: 本发明公开一种像素结构，其包括扫描线、数据线、主动元件、像素电极、电容电极线、半导体图案层以及至少一介电层。主动元件与扫描线以及数据线电性连接。像素电极与主动元件电性连接。电容电极线位于像素电极的下方，电容电极线与像素电极构成具有第一储存电容值的第一储存电容器。半导体图案层位于电容电极线与像素电极之间，像素电极与半导体图案层电性连接，半导体图案层与电容电极线构成具有第二储存电容值的第二储存电容器。介电层位于电容电极线与像素电极之间且位于半导体图案层与电容电极线之间。特别是，第一储存电容值与第二储存电容值的加总为一总储存电容值，且第二储存电容值占总储存电容值的30％～80％。
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公开(公告)号：CN102097051A
公开(公告)日：2011-06-15
申请号：CN201010539210.X
申请日：2010-11-03
Applicant: 友达光电股份有限公司
Abstract: 本发明公开一种像素结构，其包括扫描线、数据线、主动元件、像素电极、电容电极线、半导体图案层以及至少一介电层。主动元件与扫描线以及数据线电性连接。像素电极与主动元件电性连接。电容电极线位于像素电极的下方，电容电极线与像素电极构成具有第一储存电容值的第一储存电容器。半导体图案层位于电容电极线与像素电极之间，像素电极与半导体图案层电性连接，半导体图案层与电容电极线构成具有第二储存电容值的第二储存电容器。介电层位于电容电极线与像素电极之间且位于半导体图案层与电容电极线之间。特别是，第一储存电容值与第二储存电容值的加总为一总储存电容值，且第二储存电容值占总储存电容值的30％～80％。
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公开(公告)号：CN104267526A
公开(公告)日：2015-01-07
申请号：CN201410439830.4
申请日：2014-09-01
Applicant: 友达光电股份有限公司
IPC: G02F1/1335 , G02F1/1339 , G02F1/133 , G02F1/1333
CPC classification number: G02F1/13306 , G02F1/133351 , G02F1/133512 , G02F1/1339
Abstract: 本发明提供了一种显示面板及其制造方法。该显示面板具有一显示区以及一外围区，包括：一阵列基板，其包括位于显示区的一像素阵列以及用于驱动该像素阵列且位于外围区的一驱动电路；一彩色滤光片基板，与阵列基板相对设置，其包括一黑色矩阵层；一密封胶，位于阵列基板与彩色滤光片基板之间的该外围区中，从而将两基板装配在一起；以及一显示介质。黑色矩阵层设置于显示区，阵列基板还包括一不透光金属层，位于所述密封胶的下方。相比于现有技术，本发明将黑色矩阵层仅设置于显示区而将外围区的黑色矩阵层移除，从而可增加密封胶的固化效率与可靠度，并实现显示面板的窄边框设计。
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公开(公告)号：CN104155822A
公开(公告)日：2014-11-19
申请号：CN201410431114.1
申请日：2014-08-28
Applicant: 友达光电股份有限公司
IPC: G02F1/1362 , G02F1/1368 , G02F1/133 , G09G3/36
Abstract: 本发明提供一种液晶显示器的驱动方法及像素排列结构。像素排列结构包括：复数条数据线、复数条扫描线以及复数条共同电极，其中奇数列的数据线和偶数列的数据线交错排列，奇数行的扫描线和偶数行的扫描线交错排列，共同电极和扫描线彼此交错排列，相邻的数据线与扫描线定义出一像素单元，像素单元的每一者各自包含一第一开关、一储存电容和一液晶电容，第一开关与储存电容和液晶电容耦接，储存电容与共同电极耦接，液晶电容与一基板导电电极耦接，其中第偶数列的数据线用以驱动第偶数行的像素单元中相应的第一开关，第奇数列的数据线用以驱动第奇数行的像素单元中相应的第一开关。采用本发明的像素排列结构，可以使得液晶显示器同时满足较高的充电效率和较短的闸极延迟时间。
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公开(公告)号：CN102184967B
公开(公告)日：2013-08-14
申请号：CN201110102484.7
申请日：2011-04-19
Applicant: 友达光电股份有限公司
IPC: H01L29/786 , H01L29/06
CPC classification number: H01L29/78621 , H01L29/7869
Abstract: 一种薄膜晶体管，包括栅极、电极对、配置于栅极与电极对之间的第一半导体层以及配置于第一半导体层与电极对之间的半导体叠层。半导体叠层包括第二半导体层以及至少一半导体层组。其中，第二半导体层邻近于电极对设置，半导体层组包括第三半导体层以及第四半导体层。此外，第二半导体层与第四半导体层包夹第三半导体层。详细而言，第三半导体层的导电率实质上小于第二半导体层的导电率及第四半导体层的导电率。本发明的薄膜晶体管通过半导体叠层中的空穴阻挡可以有效地降低TFT的光漏电流。
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