一种基于AXI总线实现矩阵SVD分解的硬件加速系统

    公开(公告)号:CN118153494B

    公开(公告)日:2024-12-20

    申请号:CN202410578790.5

    申请日:2024-05-11

    Inventor: 刘上 王静

    Abstract: 本发明公开了一种基于AXI总线实现矩阵SVD分解的硬件加速系统,该系统包括硬件数学加速器、DMA、RAM、寄存器、FIFO及AXI总线模块,并涵盖了软硬件协同工作的驱动程序;所述原理是通过外部驱动写入指令,利用该系统来执行SVD计算的子功能,在寄存器及RAM中进行数据的读写操作,并通过AXI总线与外部系统实现内外数据交换;所述的硬件数学加速器内具有4个三角函数模块,在SVD进行迭代计算时可调动这4个模块进行并行计算,从而缩短计算的时钟周期;本发明采用了64个64比特的寄存器和4个32KB的RAM,可满足大规模高阶矩阵的存储需求,同时支持单、双精度的计算;通过写指令来配置内部硬件加速系统的功能,提高了系统的灵活性和可配置性,可满足不同的应用需求。

    一种基于AXI总线实现矩阵SVD分解的硬件加速系统

    公开(公告)号:CN118153494A

    公开(公告)日:2024-06-07

    申请号:CN202410578790.5

    申请日:2024-05-11

    Inventor: 刘上 王静

    Abstract: 本发明公开了一种基于AXI总线实现矩阵SVD分解的硬件加速系统,该系统包括硬件数学加速器、DMA、RAM、寄存器、FIFO及AXI总线模块,并涵盖了软硬件协同工作的驱动程序;所述原理是通过外部驱动写入指令,利用该系统来执行SVD计算的子功能,在寄存器及RAM中进行数据的读写操作,并通过AXI总线与外部系统实现内外数据交换;所述的硬件数学加速器内具有4个三角函数模块,在SVD进行迭代计算时可调动这4个模块进行并行计算,从而缩短计算的时钟周期;本发明采用了64个64比特的寄存器和4个32KB的RAM,可满足大规模高阶矩阵的存储需求,同时支持单、双精度的计算;通过写指令来配置内部硬件加速系统的功能,提高了系统的灵活性和可配置性,可满足不同的应用需求。

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